git.maemo.org Git - qemu/blob - hw/musicpal.c

   1 /*
   2  * Marvell MV88W8618 / Freecom MusicPal emulation.
   3  *
   4  * Copyright (c) 2008 Jan Kiszka
   5  *
   6  * This code is licenced under the GNU GPL v2.
   7  */
   8
   9 #include "hw.h"
  10 #include "arm-misc.h"
  11 #include "devices.h"
  12 #include "net.h"
  13 #include "sysemu.h"
  14 #include "boards.h"
  15 #include "pc.h"
  16 #include "qemu-timer.h"
  17 #include "block.h"
  18 #include "flash.h"
  19 #include "console.h"
  20 #include "audio/audio.h"
  21 #include "i2c.h"
  22
  23 #define MP_ETH_BASE             0x80008000
  24 #define MP_ETH_SIZE             0x00001000
  25
  26 #define MP_UART1_BASE           0x8000C840
  27 #define MP_UART2_BASE           0x8000C940
  28
  29 #define MP_FLASHCFG_BASE        0x90006000
  30 #define MP_FLASHCFG_SIZE        0x00001000
  31
  32 #define MP_AUDIO_BASE           0x90007000
  33 #define MP_AUDIO_SIZE           0x00001000
  34
  35 #define MP_PIC_BASE             0x90008000
  36 #define MP_PIC_SIZE             0x00001000
  37
  38 #define MP_PIT_BASE             0x90009000
  39 #define MP_PIT_SIZE             0x00001000
  40
  41 #define MP_LCD_BASE             0x9000c000
  42 #define MP_LCD_SIZE             0x00001000
  43
  44 #define MP_SRAM_BASE            0xC0000000
  45 #define MP_SRAM_SIZE            0x00020000
  46
  47 #define MP_RAM_DEFAULT_SIZE     32*1024*1024
  48 #define MP_FLASH_SIZE_MAX       32*1024*1024
  49
  50 #define MP_TIMER1_IRQ           4
  51 /* ... */
  52 #define MP_TIMER4_IRQ           7
  53 #define MP_EHCI_IRQ             8
  54 #define MP_ETH_IRQ              9
  55 #define MP_UART1_IRQ            11
  56 #define MP_UART2_IRQ            11
  57 #define MP_GPIO_IRQ             12
  58 #define MP_RTC_IRQ              28
  59 #define MP_AUDIO_IRQ            30
  60
  61 static uint32_t gpio_in_state = 0xffffffff;
  62 static uint32_t gpio_out_state;
  63 static ram_addr_t sram_off;
  64
  65 /* Address conversion helpers */
  66 static void *target2host_addr(uint32_t addr)
  67 {
  68     if (addr < MP_SRAM_BASE) {
  69         if (addr >= MP_RAM_DEFAULT_SIZE)
  70             return NULL;
  71         return (void *)(phys_ram_base + addr);
  72     } else {
  73         if (addr >= MP_SRAM_BASE + MP_SRAM_SIZE)
  74             return NULL;
  75         return (void *)(phys_ram_base + sram_off + addr - MP_SRAM_BASE);
  76     }
  77 }
  78
  79 static uint32_t host2target_addr(void *addr)
  80 {
  81     if (addr < ((void *)phys_ram_base) + sram_off)
  82         return (unsigned long)addr - (unsigned long)phys_ram_base;
  83     else
  84         return (unsigned long)addr - (unsigned long)phys_ram_base -
  85             sram_off + MP_SRAM_BASE;
  86 }
  87
  88
  89 typedef enum i2c_state {
  90     STOPPED = 0,
  91     INITIALIZING,
  92     SENDING_BIT7,
  93     SENDING_BIT6,
  94     SENDING_BIT5,
  95     SENDING_BIT4,
  96     SENDING_BIT3,
  97     SENDING_BIT2,
  98     SENDING_BIT1,
  99     SENDING_BIT0,
 100     WAITING_FOR_ACK,
 101     RECEIVING_BIT7,
 102     RECEIVING_BIT6,
 103     RECEIVING_BIT5,
 104     RECEIVING_BIT4,
 105     RECEIVING_BIT3,
 106     RECEIVING_BIT2,
 107     RECEIVING_BIT1,
 108     RECEIVING_BIT0,
 109     SENDING_ACK
 110 } i2c_state;
 111
 112 typedef struct i2c_interface {
 113     i2c_bus *bus;
 114     i2c_state state;
 115     int last_data;
 116     int last_clock;
 117     uint8_t buffer;
 118     int current_addr;
 119 } i2c_interface;
 120
 121 static void i2c_enter_stop(i2c_interface *i2c)
 122 {
 123     if (i2c->current_addr >= 0)
 124         i2c_end_transfer(i2c->bus);
 125     i2c->current_addr = -1;
 126     i2c->state = STOPPED;
 127 }
 128
 129 static void i2c_state_update(i2c_interface *i2c, int data, int clock)
 130 {
 131     if (!i2c)
 132         return;
 133
 134     switch (i2c->state) {
 135     case STOPPED:
 136         if (data == 0 && i2c->last_data == 1 && clock == 1)
 137             i2c->state = INITIALIZING;
 138         break;
 139
 140     case INITIALIZING:
 141         if (clock == 0 && i2c->last_clock == 1 && data == 0)
 142             i2c->state = SENDING_BIT7;
 143         else
 144             i2c_enter_stop(i2c);
 145         break;
 146
 147     case SENDING_BIT7 ... SENDING_BIT0:
 148         if (clock == 0 && i2c->last_clock == 1) {
 149             i2c->buffer = (i2c->buffer << 1) | data;
 150             i2c->state++; /* will end up in WAITING_FOR_ACK */
 151         } else if (data == 1 && i2c->last_data == 0 && clock == 1)
 152             i2c_enter_stop(i2c);
 153         break;
 154
 155     case WAITING_FOR_ACK:
 156         if (clock == 0 && i2c->last_clock == 1) {
 157             if (i2c->current_addr < 0) {
 158                 i2c->current_addr = i2c->buffer;
 159                 i2c_start_transfer(i2c->bus, i2c->current_addr & 0xfe,
 160                                    i2c->buffer & 1);
 161             } else
 162                 i2c_send(i2c->bus, i2c->buffer);
 163             if (i2c->current_addr & 1) {
 164                 i2c->state = RECEIVING_BIT7;
 165                 i2c->buffer = i2c_recv(i2c->bus);
 166             } else
 167                 i2c->state = SENDING_BIT7;
 168         } else if (data == 1 && i2c->last_data == 0 && clock == 1)
 169             i2c_enter_stop(i2c);
 170         break;
 171
 172     case RECEIVING_BIT7 ... RECEIVING_BIT0:
 173         if (clock == 0 && i2c->last_clock == 1) {
 174             i2c->state++; /* will end up in SENDING_ACK */
 175             i2c->buffer <<= 1;
 176         } else if (data == 1 && i2c->last_data == 0 && clock == 1)
 177             i2c_enter_stop(i2c);
 178         break;
 179
 180     case SENDING_ACK:
 181         if (clock == 0 && i2c->last_clock == 1) {
 182             i2c->state = RECEIVING_BIT7;
 183             if (data == 0)
 184                 i2c->buffer = i2c_recv(i2c->bus);
 185             else
 186                 i2c_nack(i2c->bus);
 187         } else if (data == 1 && i2c->last_data == 0 && clock == 1)
 188             i2c_enter_stop(i2c);
 189         break;
 190     }
 191
 192     i2c->last_data = data;
 193     i2c->last_clock = clock;
 194 }
 195
 196 static int i2c_get_data(i2c_interface *i2c)
 197 {
 198     if (!i2c)
 199         return 0;
 200
 201     switch (i2c->state) {
 202     case RECEIVING_BIT7 ... RECEIVING_BIT0:
 203         return (i2c->buffer >> 7);
 204
 205     case WAITING_FOR_ACK:
 206     default:
 207         return 0;
 208     }
 209 }
 210
 211 static i2c_interface *mixer_i2c;
 212
 213 #ifdef HAS_AUDIO
 214
 215 /* Audio register offsets */
 216 #define MP_AUDIO_PLAYBACK_MODE  0x00
 217 #define MP_AUDIO_CLOCK_DIV      0x18
 218 #define MP_AUDIO_IRQ_STATUS     0x20
 219 #define MP_AUDIO_IRQ_ENABLE     0x24
 220 #define MP_AUDIO_TX_START_LO    0x28
 221 #define MP_AUDIO_TX_THRESHOLD   0x2C
 222 #define MP_AUDIO_TX_STATUS      0x38
 223 #define MP_AUDIO_TX_START_HI    0x40
 224
 225 /* Status register and IRQ enable bits */
 226 #define MP_AUDIO_TX_HALF        (1 << 6)
 227 #define MP_AUDIO_TX_FULL        (1 << 7)
 228
 229 /* Playback mode bits */
 230 #define MP_AUDIO_16BIT_SAMPLE   (1 << 0)
 231 #define MP_AUDIO_PLAYBACK_EN    (1 << 7)
 232 #define MP_AUDIO_CLOCK_24MHZ    (1 << 9)
 233
 234 /* Wolfson 8750 I2C address */
 235 #define MP_WM_ADDR              0x34
 236
 237 const char audio_name[] = "mv88w8618";
 238
 239 typedef struct musicpal_audio_state {
 240     uint32_t base;
 241     qemu_irq irq;
 242     uint32_t playback_mode;
 243     uint32_t status;
 244     uint32_t irq_enable;
 245     unsigned long phys_buf;
 246     void *target_buffer;
 247     unsigned int threshold;
 248     unsigned int play_pos;
 249     unsigned int last_free;
 250     uint32_t clock_div;
 251     i2c_slave *wm;
 252 } musicpal_audio_state;
 253
 254 static void audio_callback(void *opaque, int free_out, int free_in)
 255 {
 256     musicpal_audio_state *s = opaque;
 257     int16_t channel[2];
 258     int pos, block_size;
 259
 260     if (!(s->playback_mode & MP_AUDIO_PLAYBACK_EN))
 261         return;
 262
 263     if (s->playback_mode & MP_AUDIO_16BIT_SAMPLE)
 264         free_out <<= 2;
 265     else
 266         free_out <<= 1;
 267
 268     block_size = s->threshold/2;
 269     if (free_out - s->last_free < block_size)
 270         return;
 271
 272     if (s->playback_mode & MP_AUDIO_16BIT_SAMPLE)
 273         for (pos = 0; pos < block_size; pos += 4)
 274             wm8750_dac_dat(s->wm,
 275                     *(uint32_t *)(s->target_buffer + s->play_pos + pos));
 276     else
 277         for (pos = 0; pos < block_size; pos += 2) {
 278             channel[0] = cpu_to_le16(2 *
 279                     *(int8_t *)(s->target_buffer + s->play_pos + pos));
 280             channel[1] = cpu_to_le16(2 *
 281                     *(int8_t *)(s->target_buffer + s->play_pos + pos + 1));
 282             wm8750_dac_dat(s->wm, channel[0] | (channel[1] << 16));
 283         }
 284
 285     s->last_free = free_out - block_size;
 286
 287     if (s->play_pos == 0) {
 288         s->status |= MP_AUDIO_TX_HALF;
 289         s->play_pos = block_size;
 290     } else {
 291         s->status |= MP_AUDIO_TX_FULL;
 292         s->play_pos = 0;
 293     }
 294
 295     if (s->status & s->irq_enable)
 296         qemu_irq_raise(s->irq);
 297 }
 298
 299 static uint32_t musicpal_audio_read(void *opaque, target_phys_addr_t offset)
 300 {
 301     musicpal_audio_state *s = opaque;
 302
 303     offset -= s->base;
 304     switch (offset) {
 305     case MP_AUDIO_PLAYBACK_MODE:
 306         return s->playback_mode;
 307
 308     case MP_AUDIO_CLOCK_DIV:
 309         return s->clock_div;
 310
 311     case MP_AUDIO_IRQ_STATUS:
 312         return s->status;
 313
 314     case MP_AUDIO_IRQ_ENABLE:
 315         return s->irq_enable;
 316
 317     case MP_AUDIO_TX_STATUS:
 318         return s->play_pos >> 2;
 319
 320     default:
 321         return 0;
 322     }
 323 }
 324
 325 static void musicpal_audio_write(void *opaque, target_phys_addr_t offset,
 326                                  uint32_t value)
 327 {
 328     musicpal_audio_state *s = opaque;
 329
 330     offset -= s->base;
 331     switch (offset) {
 332     case MP_AUDIO_PLAYBACK_MODE:
 333         if (value & MP_AUDIO_PLAYBACK_EN &&
 334             !(s->playback_mode & MP_AUDIO_PLAYBACK_EN)) {
 335             s->status = 0;
 336             s->last_free = 0;
 337             s->play_pos = 0;
 338         }
 339         s->playback_mode = value;
 340         break;
 341
 342     case MP_AUDIO_CLOCK_DIV:
 343         s->clock_div = value;
 344         s->last_free = 0;
 345         s->play_pos = 0;
 346         break;
 347
 348     case MP_AUDIO_IRQ_STATUS:
 349         s->status &= ~value;
 350         break;
 351
 352     case MP_AUDIO_IRQ_ENABLE:
 353         s->irq_enable = value;
 354         if (s->status & s->irq_enable)
 355             qemu_irq_raise(s->irq);
 356         break;
 357
 358     case MP_AUDIO_TX_START_LO:
 359         s->phys_buf = (s->phys_buf & 0xFFFF0000) | (value & 0xFFFF);
 360         s->target_buffer = target2host_addr(s->phys_buf);
 361         s->play_pos = 0;
 362         s->last_free = 0;
 363         break;
 364
 365     case MP_AUDIO_TX_THRESHOLD:
 366         s->threshold = (value + 1) * 4;
 367         break;
 368
 369     case MP_AUDIO_TX_START_HI:
 370         s->phys_buf = (s->phys_buf & 0xFFFF) | (value << 16);
 371         s->target_buffer = target2host_addr(s->phys_buf);
 372         s->play_pos = 0;
 373         s->last_free = 0;
 374         break;
 375     }
 376 }
 377
 378 static void musicpal_audio_reset(void *opaque)
 379 {
 380     musicpal_audio_state *s = opaque;
 381
 382     s->playback_mode = 0;
 383     s->status = 0;
 384     s->irq_enable = 0;
 385 }
 386
 387 static CPUReadMemoryFunc *musicpal_audio_readfn[] = {
 388     musicpal_audio_read,
 389     musicpal_audio_read,
 390     musicpal_audio_read
 391 };
 392
 393 static CPUWriteMemoryFunc *musicpal_audio_writefn[] = {
 394     musicpal_audio_write,
 395     musicpal_audio_write,
 396     musicpal_audio_write
 397 };
 398
 399 static i2c_interface *musicpal_audio_init(uint32_t base, qemu_irq irq)
 400 {
 401     AudioState *audio;
 402     musicpal_audio_state *s;
 403     i2c_interface *i2c;
 404     int iomemtype;
 405
 406     audio = AUD_init();
 407     if (!audio) {
 408         AUD_log(audio_name, "No audio state\n");
 409         return NULL;
 410     }
 411
 412     s = qemu_mallocz(sizeof(musicpal_audio_state));
 413     if (!s)
 414         return NULL;
 415     s->base = base;
 416     s->irq = irq;
 417
 418     i2c = qemu_mallocz(sizeof(i2c_interface));
 419     if (!i2c)
 420         return NULL;
 421     i2c->bus = i2c_init_bus();
 422     i2c->current_addr = -1;
 423
 424     s->wm = wm8750_init(i2c->bus, audio);
 425     if (!s->wm)
 426         return NULL;
 427     i2c_set_slave_address(s->wm, MP_WM_ADDR);
 428     wm8750_data_req_set(s->wm, audio_callback, s);
 429
 430     iomemtype = cpu_register_io_memory(0, musicpal_audio_readfn,
 431                        musicpal_audio_writefn, s);
 432     cpu_register_physical_memory(base, MP_AUDIO_SIZE, iomemtype);
 433
 434     qemu_register_reset(musicpal_audio_reset, s);
 435
 436     return i2c;
 437 }
 438 #else  /* !HAS_AUDIO */
 439 static i2c_interface *musicpal_audio_init(uint32_t base, qemu_irq irq)
 440 {
 441     return NULL;
 442 }
 443 #endif /* !HAS_AUDIO */
 444
 445 /* Ethernet register offsets */
 446 #define MP_ETH_SMIR             0x010
 447 #define MP_ETH_PCXR             0x408
 448 #define MP_ETH_SDCMR            0x448
 449 #define MP_ETH_ICR              0x450
 450 #define MP_ETH_IMR              0x458
 451 #define MP_ETH_FRDP0            0x480
 452 #define MP_ETH_FRDP1            0x484
 453 #define MP_ETH_FRDP2            0x488
 454 #define MP_ETH_FRDP3            0x48C
 455 #define MP_ETH_CRDP0            0x4A0
 456 #define MP_ETH_CRDP1            0x4A4
 457 #define MP_ETH_CRDP2            0x4A8
 458 #define MP_ETH_CRDP3            0x4AC
 459 #define MP_ETH_CTDP0            0x4E0
 460 #define MP_ETH_CTDP1            0x4E4
 461 #define MP_ETH_CTDP2            0x4E8
 462 #define MP_ETH_CTDP3            0x4EC
 463
 464 /* MII PHY access */
 465 #define MP_ETH_SMIR_DATA        0x0000FFFF
 466 #define MP_ETH_SMIR_ADDR        0x03FF0000
 467 #define MP_ETH_SMIR_OPCODE      (1 << 26) /* Read value */
 468 #define MP_ETH_SMIR_RDVALID     (1 << 27)
 469
 470 /* PHY registers */
 471 #define MP_ETH_PHY1_BMSR        0x00210000
 472 #define MP_ETH_PHY1_PHYSID1     0x00410000
 473 #define MP_ETH_PHY1_PHYSID2     0x00610000
 474
 475 #define MP_PHY_BMSR_LINK        0x0004
 476 #define MP_PHY_BMSR_AUTONEG     0x0008
 477
 478 #define MP_PHY_88E3015          0x01410E20
 479
 480 /* TX descriptor status */
 481 #define MP_ETH_TX_OWN           (1 << 31)
 482
 483 /* RX descriptor status */
 484 #define MP_ETH_RX_OWN           (1 << 31)
 485
 486 /* Interrupt cause/mask bits */
 487 #define MP_ETH_IRQ_RX_BIT       0
 488 #define MP_ETH_IRQ_RX           (1 << MP_ETH_IRQ_RX_BIT)
 489 #define MP_ETH_IRQ_TXHI_BIT     2
 490 #define MP_ETH_IRQ_TXLO_BIT     3
 491
 492 /* Port config bits */
 493 #define MP_ETH_PCXR_2BSM_BIT    28 /* 2-byte incoming suffix */
 494
 495 /* SDMA command bits */
 496 #define MP_ETH_CMD_TXHI         (1 << 23)
 497 #define MP_ETH_CMD_TXLO         (1 << 22)
 498
 499 typedef struct mv88w8618_tx_desc {
 500     uint32_t cmdstat;
 501     uint16_t res;
 502     uint16_t bytes;
 503     uint32_t buffer;
 504     uint32_t next;
 505 } mv88w8618_tx_desc;
 506
 507 typedef struct mv88w8618_rx_desc {
 508     uint32_t cmdstat;
 509     uint16_t bytes;
 510     uint16_t buffer_size;
 511     uint32_t buffer;
 512     uint32_t next;
 513 } mv88w8618_rx_desc;
 514
 515 typedef struct mv88w8618_eth_state {
 516     uint32_t base;
 517     qemu_irq irq;
 518     uint32_t smir;
 519     uint32_t icr;
 520     uint32_t imr;
 521     int vlan_header;
 522     mv88w8618_tx_desc *tx_queue[2];
 523     mv88w8618_rx_desc *rx_queue[4];
 524     mv88w8618_rx_desc *frx_queue[4];
 525     mv88w8618_rx_desc *cur_rx[4];
 526     VLANClientState *vc;
 527 } mv88w8618_eth_state;
 528
 529 static int eth_can_receive(void *opaque)
 530 {
 531     return 1;
 532 }
 533
 534 static void eth_receive(void *opaque, const uint8_t *buf, int size)
 535 {
 536     mv88w8618_eth_state *s = opaque;
 537     mv88w8618_rx_desc *desc;
 538     int i;
 539
 540     for (i = 0; i < 4; i++) {
 541         desc = s->cur_rx[i];
 542         if (!desc)
 543             continue;
 544         do {
 545             if (le32_to_cpu(desc->cmdstat) & MP_ETH_RX_OWN &&
 546                 le16_to_cpu(desc->buffer_size) >= size) {
 547                 memcpy(target2host_addr(le32_to_cpu(desc->buffer) +
 548                                         s->vlan_header),
 549                        buf, size);
 550                 desc->bytes = cpu_to_le16(size + s->vlan_header);
 551                 desc->cmdstat &= cpu_to_le32(~MP_ETH_RX_OWN);
 552                 s->cur_rx[i] = target2host_addr(le32_to_cpu(desc->next));
 553
 554                 s->icr |= MP_ETH_IRQ_RX;
 555                 if (s->icr & s->imr)
 556                     qemu_irq_raise(s->irq);
 557                 return;
 558             }
 559             desc = target2host_addr(le32_to_cpu(desc->next));
 560         } while (desc != s->rx_queue[i]);
 561     }
 562 }
 563
 564 static void eth_send(mv88w8618_eth_state *s, int queue_index)
 565 {
 566     mv88w8618_tx_desc *desc = s->tx_queue[queue_index];
 567
 568     do {
 569         if (le32_to_cpu(desc->cmdstat) & MP_ETH_TX_OWN) {
 570             qemu_send_packet(s->vc,
 571                              target2host_addr(le32_to_cpu(desc->buffer)),
 572                              le16_to_cpu(desc->bytes));
 573             desc->cmdstat &= cpu_to_le32(~MP_ETH_TX_OWN);
 574             s->icr |= 1 << (MP_ETH_IRQ_TXLO_BIT - queue_index);
 575         }
 576         desc = target2host_addr(le32_to_cpu(desc->next));
 577     } while (desc != s->tx_queue[queue_index]);
 578 }
 579
 580 static uint32_t mv88w8618_eth_read(void *opaque, target_phys_addr_t offset)
 581 {
 582     mv88w8618_eth_state *s = opaque;
 583
 584     offset -= s->base;
 585     switch (offset) {
 586     case MP_ETH_SMIR:
 587         if (s->smir & MP_ETH_SMIR_OPCODE) {
 588             switch (s->smir & MP_ETH_SMIR_ADDR) {
 589             case MP_ETH_PHY1_BMSR:
 590                 return MP_PHY_BMSR_LINK | MP_PHY_BMSR_AUTONEG |
 591                        MP_ETH_SMIR_RDVALID;
 592             case MP_ETH_PHY1_PHYSID1:
 593                 return (MP_PHY_88E3015 >> 16) | MP_ETH_SMIR_RDVALID;
 594             case MP_ETH_PHY1_PHYSID2:
 595                 return (MP_PHY_88E3015 & 0xFFFF) | MP_ETH_SMIR_RDVALID;
 596             default:
 597                 return MP_ETH_SMIR_RDVALID;
 598             }
 599         }
 600         return 0;
 601
 602     case MP_ETH_ICR:
 603         return s->icr;
 604
 605     case MP_ETH_IMR:
 606         return s->imr;
 607
 608     case MP_ETH_FRDP0 ... MP_ETH_FRDP3:
 609         return host2target_addr(s->frx_queue[(offset - MP_ETH_FRDP0)/4]);
 610
 611     case MP_ETH_CRDP0 ... MP_ETH_CRDP3:
 612         return host2target_addr(s->rx_queue[(offset - MP_ETH_CRDP0)/4]);
 613
 614     case MP_ETH_CTDP0 ... MP_ETH_CTDP3:
 615         return host2target_addr(s->tx_queue[(offset - MP_ETH_CTDP0)/4]);
 616
 617     default:
 618         return 0;
 619     }
 620 }
 621
 622 static void mv88w8618_eth_write(void *opaque, target_phys_addr_t offset,
 623                                 uint32_t value)
 624 {
 625     mv88w8618_eth_state *s = opaque;
 626
 627     offset -= s->base;
 628     switch (offset) {
 629     case MP_ETH_SMIR:
 630         s->smir = value;
 631         break;
 632
 633     case MP_ETH_PCXR:
 634         s->vlan_header = ((value >> MP_ETH_PCXR_2BSM_BIT) & 1) * 2;
 635         break;
 636
 637     case MP_ETH_SDCMR:
 638         if (value & MP_ETH_CMD_TXHI)
 639             eth_send(s, 1);
 640         if (value & MP_ETH_CMD_TXLO)
 641             eth_send(s, 0);
 642         if (value & (MP_ETH_CMD_TXHI | MP_ETH_CMD_TXLO) && s->icr & s->imr)
 643             qemu_irq_raise(s->irq);
 644         break;
 645
 646     case MP_ETH_ICR:
 647         s->icr &= value;
 648         break;
 649
 650     case MP_ETH_IMR:
 651         s->imr = value;
 652         if (s->icr & s->imr)
 653             qemu_irq_raise(s->irq);
 654         break;
 655
 656     case MP_ETH_FRDP0 ... MP_ETH_FRDP3:
 657         s->frx_queue[(offset - MP_ETH_FRDP0)/4] = target2host_addr(value);
 658         break;
 659
 660     case MP_ETH_CRDP0 ... MP_ETH_CRDP3:
 661         s->rx_queue[(offset - MP_ETH_CRDP0)/4] =
 662             s->cur_rx[(offset - MP_ETH_CRDP0)/4] = target2host_addr(value);
 663         break;
 664
 665     case MP_ETH_CTDP0 ... MP_ETH_CTDP3:
 666         s->tx_queue[(offset - MP_ETH_CTDP0)/4] = target2host_addr(value);
 667         break;
 668     }
 669 }
 670
 671 static CPUReadMemoryFunc *mv88w8618_eth_readfn[] = {
 672     mv88w8618_eth_read,
 673     mv88w8618_eth_read,
 674     mv88w8618_eth_read
 675 };
 676
 677 static CPUWriteMemoryFunc *mv88w8618_eth_writefn[] = {
 678     mv88w8618_eth_write,
 679     mv88w8618_eth_write,
 680     mv88w8618_eth_write
 681 };
 682
 683 static void mv88w8618_eth_init(NICInfo *nd, uint32_t base, qemu_irq irq)
 684 {
 685     mv88w8618_eth_state *s;
 686     int iomemtype;
 687
 688     s = qemu_mallocz(sizeof(mv88w8618_eth_state));
 689     if (!s)
 690         return;
 691     s->base = base;
 692     s->irq = irq;
 693     s->vc = qemu_new_vlan_client(nd->vlan, eth_receive, eth_can_receive, s);
 694     iomemtype = cpu_register_io_memory(0, mv88w8618_eth_readfn,
 695                                        mv88w8618_eth_writefn, s);
 696     cpu_register_physical_memory(base, MP_ETH_SIZE, iomemtype);
 697 }
 698
 699 /* LCD register offsets */
 700 #define MP_LCD_IRQCTRL          0x180
 701 #define MP_LCD_IRQSTAT          0x184
 702 #define MP_LCD_SPICTRL          0x1ac
 703 #define MP_LCD_INST             0x1bc
 704 #define MP_LCD_DATA             0x1c0
 705
 706 /* Mode magics */
 707 #define MP_LCD_SPI_DATA         0x00100011
 708 #define MP_LCD_SPI_CMD          0x00104011
 709 #define MP_LCD_SPI_INVALID      0x00000000
 710
 711 /* Commmands */
 712 #define MP_LCD_INST_SETPAGE0    0xB0
 713 /* ... */
 714 #define MP_LCD_INST_SETPAGE7    0xB7
 715
 716 #define MP_LCD_TEXTCOLOR        0xe0e0ff /* RRGGBB */
 717
 718 typedef struct musicpal_lcd_state {
 719     uint32_t base;
 720     uint32_t mode;
 721     uint32_t irqctrl;
 722     int page;
 723     int page_off;
 724     DisplayState *ds;
 725     uint8_t video_ram[128*64/8];
 726 } musicpal_lcd_state;
 727
 728 static uint32_t lcd_brightness;
 729
 730 static uint8_t scale_lcd_color(uint8_t col)
 731 {
 732     int tmp = col;
 733
 734     switch (lcd_brightness) {
 735     case 0x00000007: /* 0 */
 736         return 0;
 737
 738     case 0x00020000: /* 1 */
 739         return (tmp * 1) / 7;
 740
 741     case 0x00020001: /* 2 */
 742         return (tmp * 2) / 7;
 743
 744     case 0x00040000: /* 3 */
 745         return (tmp * 3) / 7;
 746
 747     case 0x00010006: /* 4 */
 748         return (tmp * 4) / 7;
 749
 750     case 0x00020005: /* 5 */
 751         return (tmp * 5) / 7;
 752
 753     case 0x00040003: /* 6 */
 754         return (tmp * 6) / 7;
 755
 756     case 0x00030004: /* 7 */
 757     default:
 758         return col;
 759     }
 760 }
 761
 762 #define SET_LCD_PIXEL(depth, type) \
 763 static inline void glue(set_lcd_pixel, depth) \
 764         (musicpal_lcd_state *s, int x, int y, type col) \
 765 { \
 766     int dx, dy; \
 767     type *pixel = &((type *) s->ds->data)[(y * 128 * 3 + x) * 3]; \
 768 \
 769     for (dy = 0; dy < 3; dy++, pixel += 127 * 3) \
 770         for (dx = 0; dx < 3; dx++, pixel++) \
 771             *pixel = col; \
 772 }
 773 SET_LCD_PIXEL(8, uint8_t)
 774 SET_LCD_PIXEL(16, uint16_t)
 775 SET_LCD_PIXEL(32, uint32_t)
 776
 777 #include "pixel_ops.h"
 778
 779 static void lcd_refresh(void *opaque)
 780 {
 781     musicpal_lcd_state *s = opaque;
 782     int x, y, col;
 783
 784     switch (s->ds->depth) {
 785     case 0:
 786         return;
 787 #define LCD_REFRESH(depth, func) \
 788     case depth: \
 789         col = func(scale_lcd_color((MP_LCD_TEXTCOLOR >> 16) & 0xff), \
 790                    scale_lcd_color((MP_LCD_TEXTCOLOR >> 8) & 0xff), \
 791                    scale_lcd_color(MP_LCD_TEXTCOLOR & 0xff)); \
 792         for (x = 0; x < 128; x++) \
 793             for (y = 0; y < 64; y++) \
 794                 if (s->video_ram[x + (y/8)*128] & (1 << (y % 8))) \
 795                     glue(set_lcd_pixel, depth)(s, x, y, col); \
 796                 else \
 797                     glue(set_lcd_pixel, depth)(s, x, y, 0); \
 798         break;
 799     LCD_REFRESH(8, rgb_to_pixel8)
 800     LCD_REFRESH(16, rgb_to_pixel16)
 801     LCD_REFRESH(32, (s->ds->bgr ? rgb_to_pixel32bgr : rgb_to_pixel32))
 802     default:
 803         cpu_abort(cpu_single_env, "unsupported colour depth %i\n",
 804                   s->ds->depth);
 805     }
 806
 807     dpy_update(s->ds, 0, 0, 128*3, 64*3);
 808 }
 809
 810 static uint32_t musicpal_lcd_read(void *opaque, target_phys_addr_t offset)
 811 {
 812     musicpal_lcd_state *s = opaque;
 813
 814     offset -= s->base;
 815     switch (offset) {
 816     case MP_LCD_IRQCTRL:
 817         return s->irqctrl;
 818
 819     default:
 820         return 0;
 821     }
 822 }
 823
 824 static void musicpal_lcd_write(void *opaque, target_phys_addr_t offset,
 825                                uint32_t value)
 826 {
 827     musicpal_lcd_state *s = opaque;
 828
 829     offset -= s->base;
 830     switch (offset) {
 831     case MP_LCD_IRQCTRL:
 832         s->irqctrl = value;
 833         break;
 834
 835     case MP_LCD_SPICTRL:
 836         if (value == MP_LCD_SPI_DATA || value == MP_LCD_SPI_CMD)
 837             s->mode = value;
 838         else
 839             s->mode = MP_LCD_SPI_INVALID;
 840         break;
 841
 842     case MP_LCD_INST:
 843         if (value >= MP_LCD_INST_SETPAGE0 && value <= MP_LCD_INST_SETPAGE7) {
 844             s->page = value - MP_LCD_INST_SETPAGE0;
 845             s->page_off = 0;
 846         }
 847         break;
 848
 849     case MP_LCD_DATA:
 850         if (s->mode == MP_LCD_SPI_CMD) {
 851             if (value >= MP_LCD_INST_SETPAGE0 &&
 852                 value <= MP_LCD_INST_SETPAGE7) {
 853                 s->page = value - MP_LCD_INST_SETPAGE0;
 854                 s->page_off = 0;
 855             }
 856         } else if (s->mode == MP_LCD_SPI_DATA) {
 857             s->video_ram[s->page*128 + s->page_off] = value;
 858             s->page_off = (s->page_off + 1) & 127;
 859         }
 860         break;
 861     }
 862 }
 863
 864 static CPUReadMemoryFunc *musicpal_lcd_readfn[] = {
 865     musicpal_lcd_read,
 866     musicpal_lcd_read,
 867     musicpal_lcd_read
 868 };
 869
 870 static CPUWriteMemoryFunc *musicpal_lcd_writefn[] = {
 871     musicpal_lcd_write,
 872     musicpal_lcd_write,
 873     musicpal_lcd_write
 874 };
 875
 876 static void musicpal_lcd_init(DisplayState *ds, uint32_t base)
 877 {
 878     musicpal_lcd_state *s;
 879     int iomemtype;
 880
 881     s = qemu_mallocz(sizeof(musicpal_lcd_state));
 882     if (!s)
 883         return;
 884     s->base = base;
 885     s->ds = ds;
 886     iomemtype = cpu_register_io_memory(0, musicpal_lcd_readfn,
 887                                        musicpal_lcd_writefn, s);
 888     cpu_register_physical_memory(base, MP_LCD_SIZE, iomemtype);
 889
 890     graphic_console_init(ds, lcd_refresh, NULL, NULL, NULL, s);
 891     dpy_resize(ds, 128*3, 64*3);
 892 }
 893
 894 /* PIC register offsets */
 895 #define MP_PIC_STATUS           0x00
 896 #define MP_PIC_ENABLE_SET       0x08
 897 #define MP_PIC_ENABLE_CLR       0x0C
 898
 899 typedef struct mv88w8618_pic_state
 900 {
 901     uint32_t base;
 902     uint32_t level;
 903     uint32_t enabled;
 904     qemu_irq parent_irq;
 905 } mv88w8618_pic_state;
 906
 907 static void mv88w8618_pic_update(mv88w8618_pic_state *s)
 908 {
 909     qemu_set_irq(s->parent_irq, (s->level & s->enabled));
 910 }
 911
 912 static void mv88w8618_pic_set_irq(void *opaque, int irq, int level)
 913 {
 914     mv88w8618_pic_state *s = opaque;
 915
 916     if (level)
 917         s->level |= 1 << irq;
 918     else
 919         s->level &= ~(1 << irq);
 920     mv88w8618_pic_update(s);
 921 }
 922
 923 static uint32_t mv88w8618_pic_read(void *opaque, target_phys_addr_t offset)
 924 {
 925     mv88w8618_pic_state *s = opaque;
 926
 927     offset -= s->base;
 928     switch (offset) {
 929     case MP_PIC_STATUS:
 930         return s->level & s->enabled;
 931
 932     default:
 933         return 0;
 934     }
 935 }
 936
 937 static void mv88w8618_pic_write(void *opaque, target_phys_addr_t offset,
 938                                 uint32_t value)
 939 {
 940     mv88w8618_pic_state *s = opaque;
 941
 942     offset -= s->base;
 943     switch (offset) {
 944     case MP_PIC_ENABLE_SET:
 945         s->enabled |= value;
 946         break;
 947
 948     case MP_PIC_ENABLE_CLR:
 949         s->enabled &= ~value;
 950         s->level &= ~value;
 951         break;
 952     }
 953     mv88w8618_pic_update(s);
 954 }
 955
 956 static void mv88w8618_pic_reset(void *opaque)
 957 {
 958     mv88w8618_pic_state *s = opaque;
 959
 960     s->level = 0;
 961     s->enabled = 0;
 962 }
 963
 964 static CPUReadMemoryFunc *mv88w8618_pic_readfn[] = {
 965     mv88w8618_pic_read,
 966     mv88w8618_pic_read,
 967     mv88w8618_pic_read
 968 };
 969
 970 static CPUWriteMemoryFunc *mv88w8618_pic_writefn[] = {
 971     mv88w8618_pic_write,
 972     mv88w8618_pic_write,
 973     mv88w8618_pic_write
 974 };
 975
 976 static qemu_irq *mv88w8618_pic_init(uint32_t base, qemu_irq parent_irq)
 977 {
 978     mv88w8618_pic_state *s;
 979     int iomemtype;
 980     qemu_irq *qi;
 981
 982     s = qemu_mallocz(sizeof(mv88w8618_pic_state));
 983     if (!s)
 984         return NULL;
 985     qi = qemu_allocate_irqs(mv88w8618_pic_set_irq, s, 32);
 986     s->base = base;
 987     s->parent_irq = parent_irq;
 988     iomemtype = cpu_register_io_memory(0, mv88w8618_pic_readfn,
 989                                        mv88w8618_pic_writefn, s);
 990     cpu_register_physical_memory(base, MP_PIC_SIZE, iomemtype);
 991
 992     qemu_register_reset(mv88w8618_pic_reset, s);
 993
 994     return qi;
 995 }
 996
 997 /* PIT register offsets */
 998 #define MP_PIT_TIMER1_LENGTH    0x00
 999 /* ... */
1000 #define MP_PIT_TIMER4_LENGTH    0x0C
1001 #define MP_PIT_CONTROL          0x10
1002 #define MP_PIT_TIMER1_VALUE     0x14
1003 /* ... */
1004 #define MP_PIT_TIMER4_VALUE     0x20
1005 #define MP_BOARD_RESET          0x34
1006
1007 /* Magic board reset value (probably some watchdog behind it) */
1008 #define MP_BOARD_RESET_MAGIC    0x10000
1009
1010 typedef struct mv88w8618_timer_state {
1011     ptimer_state *timer;
1012     uint32_t limit;
1013     int freq;
1014     qemu_irq irq;
1015 } mv88w8618_timer_state;
1016
1017 typedef struct mv88w8618_pit_state {
1018     void *timer[4];
1019     uint32_t control;
1020     uint32_t base;
1021 } mv88w8618_pit_state;
1022
1023 static void mv88w8618_timer_tick(void *opaque)
1024 {
1025     mv88w8618_timer_state *s = opaque;
1026
1027     qemu_irq_raise(s->irq);
1028 }
1029
1030 static void *mv88w8618_timer_init(uint32_t freq, qemu_irq irq)
1031 {
1032     mv88w8618_timer_state *s;
1033     QEMUBH *bh;
1034
1035     s = qemu_mallocz(sizeof(mv88w8618_timer_state));
1036     s->irq = irq;
1037     s->freq = freq;
1038
1039     bh = qemu_bh_new(mv88w8618_timer_tick, s);
1040     s->timer = ptimer_init(bh);
1041
1042     return s;
1043 }
1044
1045 static uint32_t mv88w8618_pit_read(void *opaque, target_phys_addr_t offset)
1046 {
1047     mv88w8618_pit_state *s = opaque;
1048     mv88w8618_timer_state *t;
1049
1050     offset -= s->base;
1051     switch (offset) {
1052     case MP_PIT_TIMER1_VALUE ... MP_PIT_TIMER4_VALUE:
1053         t = s->timer[(offset-MP_PIT_TIMER1_VALUE) >> 2];
1054         return ptimer_get_count(t->timer);
1055
1056     default:
1057         return 0;
1058     }
1059 }
1060
1061 static void mv88w8618_pit_write(void *opaque, target_phys_addr_t offset,
1062                                 uint32_t value)
1063 {
1064     mv88w8618_pit_state *s = opaque;
1065     mv88w8618_timer_state *t;
1066     int i;
1067
1068     offset -= s->base;
1069     switch (offset) {
1070     case MP_PIT_TIMER1_LENGTH ... MP_PIT_TIMER4_LENGTH:
1071         t = s->timer[offset >> 2];
1072         t->limit = value;
1073         ptimer_set_limit(t->timer, t->limit, 1);
1074         break;
1075
1076     case MP_PIT_CONTROL:
1077         for (i = 0; i < 4; i++) {
1078             if (value & 0xf) {
1079                 t = s->timer[i];
1080                 ptimer_set_limit(t->timer, t->limit, 0);
1081                 ptimer_set_freq(t->timer, t->freq);
1082                 ptimer_run(t->timer, 0);
1083             }
1084             value >>= 4;
1085         }
1086         break;
1087
1088     case MP_BOARD_RESET:
1089         if (value == MP_BOARD_RESET_MAGIC)
1090             qemu_system_reset_request();
1091         break;
1092     }
1093 }
1094
1095 static CPUReadMemoryFunc *mv88w8618_pit_readfn[] = {
1096     mv88w8618_pit_read,
1097     mv88w8618_pit_read,
1098     mv88w8618_pit_read
1099 };
1100
1101 static CPUWriteMemoryFunc *mv88w8618_pit_writefn[] = {
1102     mv88w8618_pit_write,
1103     mv88w8618_pit_write,
1104     mv88w8618_pit_write
1105 };
1106
1107 static void mv88w8618_pit_init(uint32_t base, qemu_irq *pic, int irq)
1108 {
1109     int iomemtype;
1110     mv88w8618_pit_state *s;
1111
1112     s = qemu_mallocz(sizeof(mv88w8618_pit_state));
1113     if (!s)
1114         return;
1115
1116     s->base = base;
1117     /* Letting them all run at 1 MHz is likely just a pragmatic
1118      * simplification. */
1119     s->timer[0] = mv88w8618_timer_init(1000000, pic[irq]);
1120     s->timer[1] = mv88w8618_timer_init(1000000, pic[irq + 1]);
1121     s->timer[2] = mv88w8618_timer_init(1000000, pic[irq + 2]);
1122     s->timer[3] = mv88w8618_timer_init(1000000, pic[irq + 3]);
1123
1124     iomemtype = cpu_register_io_memory(0, mv88w8618_pit_readfn,
1125                                        mv88w8618_pit_writefn, s);
1126     cpu_register_physical_memory(base, MP_PIT_SIZE, iomemtype);
1127 }
1128
1129 /* Flash config register offsets */
1130 #define MP_FLASHCFG_CFGR0    0x04
1131
1132 typedef struct mv88w8618_flashcfg_state {
1133     uint32_t base;
1134     uint32_t cfgr0;
1135 } mv88w8618_flashcfg_state;
1136
1137 static uint32_t mv88w8618_flashcfg_read(void *opaque,
1138                                         target_phys_addr_t offset)
1139 {
1140     mv88w8618_flashcfg_state *s = opaque;
1141
1142     offset -= s->base;
1143     switch (offset) {
1144     case MP_FLASHCFG_CFGR0:
1145         return s->cfgr0;
1146
1147     default:
1148         return 0;
1149     }
1150 }
1151
1152 static void mv88w8618_flashcfg_write(void *opaque, target_phys_addr_t offset,
1153                                      uint32_t value)
1154 {
1155     mv88w8618_flashcfg_state *s = opaque;
1156
1157     offset -= s->base;
1158     switch (offset) {
1159     case MP_FLASHCFG_CFGR0:
1160         s->cfgr0 = value;
1161         break;
1162     }
1163 }
1164
1165 static CPUReadMemoryFunc *mv88w8618_flashcfg_readfn[] = {
1166     mv88w8618_flashcfg_read,
1167     mv88w8618_flashcfg_read,
1168     mv88w8618_flashcfg_read
1169 };
1170
1171 static CPUWriteMemoryFunc *mv88w8618_flashcfg_writefn[] = {
1172     mv88w8618_flashcfg_write,
1173     mv88w8618_flashcfg_write,
1174     mv88w8618_flashcfg_write
1175 };
1176
1177 static void mv88w8618_flashcfg_init(uint32_t base)
1178 {
1179     int iomemtype;
1180     mv88w8618_flashcfg_state *s;
1181
1182     s = qemu_mallocz(sizeof(mv88w8618_flashcfg_state));
1183     if (!s)
1184         return;
1185
1186     s->base = base;
1187     s->cfgr0 = 0xfffe4285; /* Default as set by U-Boot for 8 MB flash */
1188     iomemtype = cpu_register_io_memory(0, mv88w8618_flashcfg_readfn,
1189                        mv88w8618_flashcfg_writefn, s);
1190     cpu_register_physical_memory(base, MP_FLASHCFG_SIZE, iomemtype);
1191 }
1192
1193 /* Various registers in the 0x80000000 domain */
1194 #define MP_BOARD_REVISION       0x2018
1195
1196 #define MP_WLAN_MAGIC1          0xc11c
1197 #define MP_WLAN_MAGIC2          0xc124
1198
1199 #define MP_GPIO_OE_LO           0xd008
1200 #define MP_GPIO_OUT_LO          0xd00c
1201 #define MP_GPIO_IN_LO           0xd010
1202 #define MP_GPIO_ISR_LO          0xd020
1203 #define MP_GPIO_OE_HI           0xd508
1204 #define MP_GPIO_OUT_HI          0xd50c
1205 #define MP_GPIO_IN_HI           0xd510
1206 #define MP_GPIO_ISR_HI          0xd520
1207
1208 /* GPIO bits & masks */
1209 #define MP_GPIO_WHEEL_VOL       (1 << 8)
1210 #define MP_GPIO_WHEEL_VOL_INV   (1 << 9)
1211 #define MP_GPIO_WHEEL_NAV       (1 << 10)
1212 #define MP_GPIO_WHEEL_NAV_INV   (1 << 11)
1213 #define MP_GPIO_LCD_BRIGHTNESS  0x00070000
1214 #define MP_GPIO_BTN_FAVORITS    (1 << 19)
1215 #define MP_GPIO_BTN_MENU        (1 << 20)
1216 #define MP_GPIO_BTN_VOLUME      (1 << 21)
1217 #define MP_GPIO_BTN_NAVIGATION  (1 << 22)
1218 #define MP_GPIO_I2C_DATA_BIT    29
1219 #define MP_GPIO_I2C_DATA        (1 << MP_GPIO_I2C_DATA_BIT)
1220 #define MP_GPIO_I2C_CLOCK_BIT   30
1221
1222 /* LCD brightness bits in GPIO_OE_HI */
1223 #define MP_OE_LCD_BRIGHTNESS    0x0007
1224
1225 static uint32_t musicpal_read(void *opaque, target_phys_addr_t offset)
1226 {
1227     offset -= 0x80000000;
1228     switch (offset) {
1229     case MP_BOARD_REVISION:
1230         return 0x0031;
1231
1232     case MP_GPIO_OE_HI: /* used for LCD brightness control */
1233         return lcd_brightness & MP_OE_LCD_BRIGHTNESS;
1234
1235     case MP_GPIO_OUT_LO:
1236         return gpio_out_state & 0xFFFF;
1237     case MP_GPIO_OUT_HI:
1238         return gpio_out_state >> 16;
1239
1240     case MP_GPIO_IN_LO:
1241         return gpio_in_state & 0xFFFF;
1242     case MP_GPIO_IN_HI:
1243         /* Update received I2C data */
1244         gpio_in_state = (gpio_in_state & ~MP_GPIO_I2C_DATA) |
1245                         (i2c_get_data(mixer_i2c) << MP_GPIO_I2C_DATA_BIT);
1246         return gpio_in_state >> 16;
1247
1248     /* This is a simplification of reality */
1249     case MP_GPIO_ISR_LO:
1250         return ~gpio_in_state & 0xFFFF;
1251     case MP_GPIO_ISR_HI:
1252         return ~gpio_in_state >> 16;
1253
1254     /* Workaround to allow loading the binary-only wlandrv.ko crap
1255      * from the original Freecom firmware. */
1256     case MP_WLAN_MAGIC1:
1257         return ~3;
1258     case MP_WLAN_MAGIC2:
1259         return -1;
1260
1261     default:
1262         return 0;
1263     }
1264 }
1265
1266 static void musicpal_write(void *opaque, target_phys_addr_t offset,
1267                            uint32_t value)
1268 {
1269     offset -= 0x80000000;
1270     switch (offset) {
1271     case MP_GPIO_OE_HI: /* used for LCD brightness control */
1272         lcd_brightness = (lcd_brightness & MP_GPIO_LCD_BRIGHTNESS) |
1273                          (value & MP_OE_LCD_BRIGHTNESS);
1274         break;
1275
1276     case MP_GPIO_OUT_LO:
1277         gpio_out_state = (gpio_out_state & 0xFFFF0000) | (value & 0xFFFF);
1278         break;
1279     case MP_GPIO_OUT_HI:
1280         gpio_out_state = (gpio_out_state & 0xFFFF) | (value << 16);
1281         lcd_brightness = (lcd_brightness & 0xFFFF) |
1282                          (gpio_out_state & MP_GPIO_LCD_BRIGHTNESS);
1283         i2c_state_update(mixer_i2c,
1284                          (gpio_out_state >> MP_GPIO_I2C_DATA_BIT) & 1,
1285                          (gpio_out_state >> MP_GPIO_I2C_CLOCK_BIT) & 1);
1286         break;
1287
1288     }
1289 }
1290
1291 /* Keyboard codes & masks */
1292 #define KEY_PRESSED             0x80
1293 #define KEY_CODE                0x7f
1294
1295 #define KEYCODE_TAB             0x0f
1296 #define KEYCODE_ENTER           0x1c
1297 #define KEYCODE_F               0x21
1298 #define KEYCODE_M               0x32
1299
1300 #define KEYCODE_EXTENDED        0xe0
1301 #define KEYCODE_UP              0x48
1302 #define KEYCODE_DOWN            0x50
1303 #define KEYCODE_LEFT            0x4b
1304 #define KEYCODE_RIGHT           0x4d
1305
1306 static void musicpal_key_event(void *opaque, int keycode)
1307 {
1308     qemu_irq irq = opaque;
1309     uint32_t event = 0;
1310     static int kbd_extended;
1311
1312     if (keycode == KEYCODE_EXTENDED) {
1313         kbd_extended = 1;
1314         return;
1315     }
1316
1317     if (kbd_extended)
1318         switch (keycode & KEY_CODE) {
1319         case KEYCODE_UP:
1320             event = MP_GPIO_WHEEL_NAV | MP_GPIO_WHEEL_NAV_INV;
1321             break;
1322
1323         case KEYCODE_DOWN:
1324             event = MP_GPIO_WHEEL_NAV;
1325             break;
1326
1327         case KEYCODE_LEFT:
1328             event = MP_GPIO_WHEEL_VOL | MP_GPIO_WHEEL_VOL_INV;
1329             break;
1330
1331         case KEYCODE_RIGHT:
1332             event = MP_GPIO_WHEEL_VOL;
1333             break;
1334         }
1335     else
1336         switch (keycode & KEY_CODE) {
1337         case KEYCODE_F:
1338             event = MP_GPIO_BTN_FAVORITS;
1339             break;
1340
1341         case KEYCODE_TAB:
1342             event = MP_GPIO_BTN_VOLUME;
1343             break;
1344
1345         case KEYCODE_ENTER:
1346             event = MP_GPIO_BTN_NAVIGATION;
1347             break;
1348
1349         case KEYCODE_M:
1350             event = MP_GPIO_BTN_MENU;
1351             break;
1352         }
1353
1354     if (keycode & KEY_PRESSED)
1355         gpio_in_state |= event;
1356     else if (gpio_in_state & event) {
1357         gpio_in_state &= ~event;
1358         qemu_irq_raise(irq);
1359     }
1360
1361     kbd_extended = 0;
1362 }
1363
1364 static CPUReadMemoryFunc *musicpal_readfn[] = {
1365     musicpal_read,
1366     musicpal_read,
1367     musicpal_read,
1368 };
1369
1370 static CPUWriteMemoryFunc *musicpal_writefn[] = {
1371     musicpal_write,
1372     musicpal_write,
1373     musicpal_write,
1374 };
1375
1376 static struct arm_boot_info musicpal_binfo = {
1377     .loader_start = 0x0,
1378     .board_id = 0x20e,
1379 };
1380
1381 static void musicpal_init(int ram_size, int vga_ram_size,
1382                const char *boot_device, DisplayState *ds,
1383                const char *kernel_filename, const char *kernel_cmdline,
1384                const char *initrd_filename, const char *cpu_model)
1385 {
1386     CPUState *env;
1387     qemu_irq *pic;
1388     int index;
1389     int iomemtype;
1390     unsigned long flash_size;
1391
1392     if (!cpu_model)
1393         cpu_model = "arm926";
1394
1395     env = cpu_init(cpu_model);
1396     if (!env) {
1397         fprintf(stderr, "Unable to find CPU definition\n");
1398         exit(1);
1399     }
1400     pic = arm_pic_init_cpu(env);
1401
1402     /* For now we use a fixed - the original - RAM size */
1403     cpu_register_physical_memory(0, MP_RAM_DEFAULT_SIZE,
1404                                  qemu_ram_alloc(MP_RAM_DEFAULT_SIZE));
1405
1406     sram_off = qemu_ram_alloc(MP_SRAM_SIZE);
1407     cpu_register_physical_memory(MP_SRAM_BASE, MP_SRAM_SIZE, sram_off);
1408
1409     /* Catch various stuff not handled by separate subsystems */
1410     iomemtype = cpu_register_io_memory(0, musicpal_readfn,
1411                                        musicpal_writefn, first_cpu);
1412     cpu_register_physical_memory(0x80000000, 0x10000, iomemtype);
1413
1414     pic = mv88w8618_pic_init(MP_PIC_BASE, pic[ARM_PIC_CPU_IRQ]);
1415     mv88w8618_pit_init(MP_PIT_BASE, pic, MP_TIMER1_IRQ);
1416
1417     if (serial_hds[0])
1418         serial_mm_init(MP_UART1_BASE, 2, pic[MP_UART1_IRQ], /*1825000,*/
1419                    serial_hds[0], 1);
1420     if (serial_hds[1])
1421         serial_mm_init(MP_UART2_BASE, 2, pic[MP_UART2_IRQ], /*1825000,*/
1422                    serial_hds[1], 1);
1423
1424     /* Register flash */
1425     index = drive_get_index(IF_PFLASH, 0, 0);
1426     if (index != -1) {
1427         flash_size = bdrv_getlength(drives_table[index].bdrv);
1428         if (flash_size != 8*1024*1024 && flash_size != 16*1024*1024 &&
1429             flash_size != 32*1024*1024) {
1430             fprintf(stderr, "Invalid flash image size\n");
1431             exit(1);
1432         }
1433
1434         /*
1435          * The original U-Boot accesses the flash at 0xFE000000 instead of
1436          * 0xFF800000 (if there is 8 MB flash). So remap flash access if the
1437          * image is smaller than 32 MB.
1438          */
1439         pflash_cfi02_register(0-MP_FLASH_SIZE_MAX, qemu_ram_alloc(flash_size),
1440                               drives_table[index].bdrv, 0x10000,
1441                               (flash_size + 0xffff) >> 16,
1442                               MP_FLASH_SIZE_MAX / flash_size,
1443                               2, 0x00BF, 0x236D, 0x0000, 0x0000,
1444                               0x5555, 0x2AAA);
1445     }
1446     mv88w8618_flashcfg_init(MP_FLASHCFG_BASE);
1447
1448     musicpal_lcd_init(ds, MP_LCD_BASE);
1449
1450     qemu_add_kbd_event_handler(musicpal_key_event, pic[MP_GPIO_IRQ]);
1451
1452     /*
1453      * Wait a bit to catch menu button during U-Boot start-up
1454      * (to trigger emergency update).
1455      */
1456     sleep(1);
1457
1458     mv88w8618_eth_init(&nd_table[0], MP_ETH_BASE, pic[MP_ETH_IRQ]);
1459
1460     mixer_i2c = musicpal_audio_init(MP_AUDIO_BASE, pic[MP_AUDIO_IRQ]);
1461
1462     musicpal_binfo.ram_size = MP_RAM_DEFAULT_SIZE;
1463     musicpal_binfo.kernel_filename = kernel_filename;
1464     musicpal_binfo.kernel_cmdline = kernel_cmdline;
1465     musicpal_binfo.initrd_filename = initrd_filename;
1466     arm_load_kernel(first_cpu, &musicpal_binfo);
1467 }
1468
1469 QEMUMachine musicpal_machine = {
1470     "musicpal",
1471     "Marvell 88w8618 / MusicPal (ARM926EJ-S)",
1472     musicpal_init,
1473     MP_RAM_DEFAULT_SIZE + MP_SRAM_SIZE + MP_FLASH_SIZE_MAX + RAMSIZE_FIXED
1474 };