git.maemo.org Git - qemu/blob - hw/ne2000.c

   1 /*
   2  * QEMU NE2000 emulation
   3  *
   4  * Copyright (c) 2003-2004 Fabrice Bellard
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a copy
   7  * of this software and associated documentation files (the "Software"), to deal
   8  * in the Software without restriction, including without limitation the rights
   9  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
  10  * copies of the Software, and to permit persons to whom the Software is
  11  * furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  19  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  20  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  21  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
  22  * THE SOFTWARE.
  23  */
  24 #include "vl.h"
  25
  26 /* debug NE2000 card */
  27 //#define DEBUG_NE2000
  28
  29 #define MAX_ETH_FRAME_SIZE 1514
  30
  31 #define E8390_CMD       0x00  /* The command register (for all pages) */
  32 /* Page 0 register offsets. */
  33 #define EN0_CLDALO      0x01    /* Low byte of current local dma addr  RD */
  34 #define EN0_STARTPG     0x01    /* Starting page of ring bfr WR */
  35 #define EN0_CLDAHI      0x02    /* High byte of current local dma addr  RD */
  36 #define EN0_STOPPG      0x02    /* Ending page +1 of ring bfr WR */
  37 #define EN0_BOUNDARY    0x03    /* Boundary page of ring bfr RD WR */
  38 #define EN0_TSR         0x04    /* Transmit status reg RD */
  39 #define EN0_TPSR        0x04    /* Transmit starting page WR */
  40 #define EN0_NCR         0x05    /* Number of collision reg RD */
  41 #define EN0_TCNTLO      0x05    /* Low  byte of tx byte count WR */
  42 #define EN0_FIFO        0x06    /* FIFO RD */
  43 #define EN0_TCNTHI      0x06    /* High byte of tx byte count WR */
  44 #define EN0_ISR         0x07    /* Interrupt status reg RD WR */
  45 #define EN0_CRDALO      0x08    /* low byte of current remote dma address RD */
  46 #define EN0_RSARLO      0x08    /* Remote start address reg 0 */
  47 #define EN0_CRDAHI      0x09    /* high byte, current remote dma address RD */
  48 #define EN0_RSARHI      0x09    /* Remote start address reg 1 */
  49 #define EN0_RCNTLO      0x0a    /* Remote byte count reg WR */
  50 #define EN0_RCNTHI      0x0b    /* Remote byte count reg WR */
  51 #define EN0_RSR         0x0c    /* rx status reg RD */
  52 #define EN0_RXCR        0x0c    /* RX configuration reg WR */
  53 #define EN0_TXCR        0x0d    /* TX configuration reg WR */
  54 #define EN0_COUNTER0    0x0d    /* Rcv alignment error counter RD */
  55 #define EN0_DCFG        0x0e    /* Data configuration reg WR */
  56 #define EN0_COUNTER1    0x0e    /* Rcv CRC error counter RD */
  57 #define EN0_IMR         0x0f    /* Interrupt mask reg WR */
  58 #define EN0_COUNTER2    0x0f    /* Rcv missed frame error counter RD */
  59
  60 #define EN1_PHYS        0x11
  61 #define EN1_CURPAG      0x17
  62 #define EN1_MULT        0x18
  63
  64 /*  Register accessed at EN_CMD, the 8390 base addr.  */
  65 #define E8390_STOP      0x01    /* Stop and reset the chip */
  66 #define E8390_START     0x02    /* Start the chip, clear reset */
  67 #define E8390_TRANS     0x04    /* Transmit a frame */
  68 #define E8390_RREAD     0x08    /* Remote read */
  69 #define E8390_RWRITE    0x10    /* Remote write  */
  70 #define E8390_NODMA     0x20    /* Remote DMA */
  71 #define E8390_PAGE0     0x00    /* Select page chip registers */
  72 #define E8390_PAGE1     0x40    /* using the two high-order bits */
  73 #define E8390_PAGE2     0x80    /* Page 3 is invalid. */
  74
  75 /* Bits in EN0_ISR - Interrupt status register */
  76 #define ENISR_RX        0x01    /* Receiver, no error */
  77 #define ENISR_TX        0x02    /* Transmitter, no error */
  78 #define ENISR_RX_ERR    0x04    /* Receiver, with error */
  79 #define ENISR_TX_ERR    0x08    /* Transmitter, with error */
  80 #define ENISR_OVER      0x10    /* Receiver overwrote the ring */
  81 #define ENISR_COUNTERS  0x20    /* Counters need emptying */
  82 #define ENISR_RDC       0x40    /* remote dma complete */
  83 #define ENISR_RESET     0x80    /* Reset completed */
  84 #define ENISR_ALL       0x3f    /* Interrupts we will enable */
  85
  86 /* Bits in received packet status byte and EN0_RSR*/
  87 #define ENRSR_RXOK      0x01    /* Received a good packet */
  88 #define ENRSR_CRC       0x02    /* CRC error */
  89 #define ENRSR_FAE       0x04    /* frame alignment error */
  90 #define ENRSR_FO        0x08    /* FIFO overrun */
  91 #define ENRSR_MPA       0x10    /* missed pkt */
  92 #define ENRSR_PHY       0x20    /* physical/multicast address */
  93 #define ENRSR_DIS       0x40    /* receiver disable. set in monitor mode */
  94 #define ENRSR_DEF       0x80    /* deferring */
  95
  96 /* Transmitted packet status, EN0_TSR. */
  97 #define ENTSR_PTX 0x01  /* Packet transmitted without error */
  98 #define ENTSR_ND  0x02  /* The transmit wasn't deferred. */
  99 #define ENTSR_COL 0x04  /* The transmit collided at least once. */
 100 #define ENTSR_ABT 0x08  /* The transmit collided 16 times, and was deferred. */
 101 #define ENTSR_CRS 0x10  /* The carrier sense was lost. */
 102 #define ENTSR_FU  0x20  /* A "FIFO underrun" occurred during transmit. */
 103 #define ENTSR_CDH 0x40  /* The collision detect "heartbeat" signal was lost. */
 104 #define ENTSR_OWC 0x80  /* There was an out-of-window collision. */
 105
 106 #define NE2000_MEM_SIZE 32768
 107
 108 typedef struct NE2000State {
 109     uint8_t cmd;
 110     uint32_t start;
 111     uint32_t stop;
 112     uint8_t boundary;
 113     uint8_t tsr;
 114     uint8_t tpsr;
 115     uint16_t tcnt;
 116     uint16_t rcnt;
 117     uint32_t rsar;
 118     uint8_t isr;
 119     uint8_t dcfg;
 120     uint8_t imr;
 121     uint8_t phys[6]; /* mac address */
 122     uint8_t curpag;
 123     uint8_t mult[8]; /* multicast mask array */
 124     int irq;
 125     NetDriverState *nd;
 126     uint8_t mem[NE2000_MEM_SIZE];
 127 } NE2000State;
 128
 129 static void ne2000_reset(NE2000State *s)
 130 {
 131     int i;
 132
 133     s->isr = ENISR_RESET;
 134     memcpy(s->mem, s->nd->macaddr, 6);
 135     s->mem[14] = 0x57;
 136     s->mem[15] = 0x57;
 137
 138     /* duplicate prom data */
 139     for(i = 15;i >= 0; i--) {
 140         s->mem[2 * i] = s->mem[i];
 141         s->mem[2 * i + 1] = s->mem[i];
 142     }
 143 }
 144
 145 static void ne2000_update_irq(NE2000State *s)
 146 {
 147     int isr;
 148     isr = s->isr & s->imr;
 149 #if defined(DEBUG_NE2000)
 150     printf("NE2000: Set IRQ line %d to %d (%02x %02x)\n",
 151            s->irq, isr ? 1 : 0, s->isr, s->imr);
 152 #endif
 153     if (isr)
 154         pic_set_irq(s->irq, 1);
 155     else
 156         pic_set_irq(s->irq, 0);
 157 }
 158
 159 /* return the max buffer size if the NE2000 can receive more data */
 160 static int ne2000_can_receive(void *opaque)
 161 {
 162     NE2000State *s = opaque;
 163     int avail, index, boundary;
 164
 165     if (s->cmd & E8390_STOP)
 166         return 0;
 167     index = s->curpag << 8;
 168     boundary = s->boundary << 8;
 169     if (index < boundary)
 170         avail = boundary - index;
 171     else
 172         avail = (s->stop - s->start) - (index - boundary);
 173     if (avail < (MAX_ETH_FRAME_SIZE + 4))
 174         return 0;
 175     return MAX_ETH_FRAME_SIZE;
 176 }
 177
 178 #define MIN_BUF_SIZE 60
 179
 180 static void ne2000_receive(void *opaque, const uint8_t *buf, int size)
 181 {
 182     NE2000State *s = opaque;
 183     uint8_t *p;
 184     int total_len, next, avail, len, index;
 185     uint8_t buf1[60];
 186
 187 #if defined(DEBUG_NE2000)
 188     printf("NE2000: received len=%d\n", size);
 189 #endif
 190
 191     /* if too small buffer, then expand it */
 192     if (size < MIN_BUF_SIZE) {
 193         memcpy(buf1, buf, size);
 194         memset(buf1 + size, 0, MIN_BUF_SIZE - size);
 195         buf = buf1;
 196         size = MIN_BUF_SIZE;
 197     }
 198
 199     index = s->curpag << 8;
 200     /* 4 bytes for header */
 201     total_len = size + 4;
 202     /* address for next packet (4 bytes for CRC) */
 203     next = index + ((total_len + 4 + 255) & ~0xff);
 204     if (next >= s->stop)
 205         next -= (s->stop - s->start);
 206     /* prepare packet header */
 207     p = s->mem + index;
 208     p[0] = ENRSR_RXOK; /* receive status */
 209     p[1] = next >> 8;
 210     p[2] = total_len;
 211     p[3] = total_len >> 8;
 212     index += 4;
 213
 214     /* write packet data */
 215     while (size > 0) {
 216         avail = s->stop - index;
 217         len = size;
 218         if (len > avail)
 219             len = avail;
 220         memcpy(s->mem + index, buf, len);
 221         buf += len;
 222         index += len;
 223         if (index == s->stop)
 224             index = s->start;
 225         size -= len;
 226     }
 227     s->curpag = next >> 8;
 228
 229     /* now we can signal we have receive something */
 230     s->isr |= ENISR_RX;
 231     ne2000_update_irq(s);
 232 }
 233
 234 static void ne2000_ioport_write(void *opaque, uint32_t addr, uint32_t val)
 235 {
 236     NE2000State *s = opaque;
 237     int offset, page;
 238
 239     addr &= 0xf;
 240 #ifdef DEBUG_NE2000
 241     printf("NE2000: write addr=0x%x val=0x%02x\n", addr, val);
 242 #endif
 243     if (addr == E8390_CMD) {
 244         /* control register */
 245         s->cmd = val;
 246         if (val & E8390_START) {
 247             /* test specific case: zero length transfert */
 248             if ((val & (E8390_RREAD | E8390_RWRITE)) &&
 249                 s->rcnt == 0) {
 250                 s->isr |= ENISR_RDC;
 251                 ne2000_update_irq(s);
 252             }
 253             if (val & E8390_TRANS) {
 254                 net_send_packet(s->nd, s->mem + (s->tpsr << 8), s->tcnt);
 255                 /* signal end of transfert */
 256                 s->tsr = ENTSR_PTX;
 257                 s->isr |= ENISR_TX;
 258                 ne2000_update_irq(s);
 259             }
 260         }
 261     } else {
 262         page = s->cmd >> 6;
 263         offset = addr | (page << 4);
 264         switch(offset) {
 265         case EN0_STARTPG:
 266             s->start = val << 8;
 267             break;
 268         case EN0_STOPPG:
 269             s->stop = val << 8;
 270             break;
 271         case EN0_BOUNDARY:
 272             s->boundary = val;
 273             break;
 274         case EN0_IMR:
 275             s->imr = val;
 276             ne2000_update_irq(s);
 277             break;
 278         case EN0_TPSR:
 279             s->tpsr = val;
 280             break;
 281         case EN0_TCNTLO:
 282             s->tcnt = (s->tcnt & 0xff00) | val;
 283             break;
 284         case EN0_TCNTHI:
 285             s->tcnt = (s->tcnt & 0x00ff) | (val << 8);
 286             break;
 287         case EN0_RSARLO:
 288             s->rsar = (s->rsar & 0xff00) | val;
 289             break;
 290         case EN0_RSARHI:
 291             s->rsar = (s->rsar & 0x00ff) | (val << 8);
 292             break;
 293         case EN0_RCNTLO:
 294             s->rcnt = (s->rcnt & 0xff00) | val;
 295             break;
 296         case EN0_RCNTHI:
 297             s->rcnt = (s->rcnt & 0x00ff) | (val << 8);
 298             break;
 299         case EN0_DCFG:
 300             s->dcfg = val;
 301             break;
 302         case EN0_ISR:
 303             s->isr &= ~val;
 304             ne2000_update_irq(s);
 305             break;
 306         case EN1_PHYS ... EN1_PHYS + 5:
 307             s->phys[offset - EN1_PHYS] = val;
 308             break;
 309         case EN1_CURPAG:
 310             s->curpag = val;
 311             break;
 312         case EN1_MULT ... EN1_MULT + 7:
 313             s->mult[offset - EN1_MULT] = val;
 314             break;
 315         }
 316     }
 317 }
 318
 319 static uint32_t ne2000_ioport_read(void *opaque, uint32_t addr)
 320 {
 321     NE2000State *s = opaque;
 322     int offset, page, ret;
 323
 324     addr &= 0xf;
 325     if (addr == E8390_CMD) {
 326         ret = s->cmd;
 327     } else {
 328         page = s->cmd >> 6;
 329         offset = addr | (page << 4);
 330         switch(offset) {
 331         case EN0_TSR:
 332             ret = s->tsr;
 333             break;
 334         case EN0_BOUNDARY:
 335             ret = s->boundary;
 336             break;
 337         case EN0_ISR:
 338             ret = s->isr;
 339             break;
 340         case EN1_PHYS ... EN1_PHYS + 5:
 341             ret = s->phys[offset - EN1_PHYS];
 342             break;
 343         case EN1_CURPAG:
 344             ret = s->curpag;
 345             break;
 346         case EN1_MULT ... EN1_MULT + 7:
 347             ret = s->mult[offset - EN1_MULT];
 348             break;
 349         default:
 350             ret = 0x00;
 351             break;
 352         }
 353     }
 354 #ifdef DEBUG_NE2000
 355     printf("NE2000: read addr=0x%x val=%02x\n", addr, ret);
 356 #endif
 357     return ret;
 358 }
 359
 360 static void ne2000_asic_ioport_write(void *opaque, uint32_t addr, uint32_t val)
 361 {
 362     NE2000State *s = opaque;
 363     uint8_t *p;
 364
 365 #ifdef DEBUG_NE2000
 366     printf("NE2000: asic write val=0x%04x\n", val);
 367 #endif
 368     p = s->mem + s->rsar;
 369     if (s->dcfg & 0x01) {
 370         /* 16 bit access */
 371         p[0] = val;
 372         p[1] = val >> 8;
 373         s->rsar += 2;
 374         s->rcnt -= 2;
 375     } else {
 376         /* 8 bit access */
 377         p[0] = val;
 378         s->rsar++;
 379         s->rcnt--;
 380     }
 381     /* wrap */
 382     if (s->rsar == s->stop)
 383         s->rsar = s->start;
 384     if (s->rcnt == 0) {
 385         /* signal end of transfert */
 386         s->isr |= ENISR_RDC;
 387         ne2000_update_irq(s);
 388     }
 389 }
 390
 391 static uint32_t ne2000_asic_ioport_read(void *opaque, uint32_t addr)
 392 {
 393     NE2000State *s = opaque;
 394     uint8_t *p;
 395     int ret;
 396
 397     p = s->mem + s->rsar;
 398     if (s->dcfg & 0x01) {
 399         /* 16 bit access */
 400         ret = p[0] | (p[1] << 8);
 401         s->rsar += 2;
 402         s->rcnt -= 2;
 403     } else {
 404         /* 8 bit access */
 405         ret = p[0];
 406         s->rsar++;
 407         s->rcnt--;
 408     }
 409     /* wrap */
 410     if (s->rsar == s->stop)
 411         s->rsar = s->start;
 412     if (s->rcnt == 0) {
 413         /* signal end of transfert */
 414         s->isr |= ENISR_RDC;
 415         ne2000_update_irq(s);
 416     }
 417 #ifdef DEBUG_NE2000
 418     printf("NE2000: asic read val=0x%04x\n", ret);
 419 #endif
 420     return ret;
 421 }
 422
 423 static void ne2000_reset_ioport_write(void *opaque, uint32_t addr, uint32_t val)
 424 {
 425     /* nothing to do (end of reset pulse) */
 426 }
 427
 428 static uint32_t ne2000_reset_ioport_read(void *opaque, uint32_t addr)
 429 {
 430     NE2000State *s = opaque;
 431     ne2000_reset(s);
 432     return 0;
 433 }
 434
 435 void ne2000_init(int base, int irq, NetDriverState *nd)
 436 {
 437     NE2000State *s;
 438
 439     s = qemu_mallocz(sizeof(NE2000State));
 440     if (!s)
 441         return;
 442
 443     register_ioport_write(base, 16, 1, ne2000_ioport_write, s);
 444     register_ioport_read(base, 16, 1, ne2000_ioport_read, s);
 445
 446     register_ioport_write(base + 0x10, 1, 1, ne2000_asic_ioport_write, s);
 447     register_ioport_read(base + 0x10, 1, 1, ne2000_asic_ioport_read, s);
 448     register_ioport_write(base + 0x10, 2, 2, ne2000_asic_ioport_write, s);
 449     register_ioport_read(base + 0x10, 2, 2, ne2000_asic_ioport_read, s);
 450
 451     register_ioport_write(base + 0x1f, 1, 1, ne2000_reset_ioport_write, s);
 452     register_ioport_read(base + 0x1f, 1, 1, ne2000_reset_ioport_read, s);
 453     s->irq = irq;
 454     s->nd = nd;
 455
 456     ne2000_reset(s);
 457
 458     qemu_add_fd_read_handler(nd->fd, ne2000_can_receive, ne2000_receive, s);
 459 }