git.maemo.org Git - qemu/blob - hw/omap_dma.c

   1 /*
   2  * TI OMAP DMA gigacell.
   3  *
   4  * Copyright (C) 2006-2008 Andrzej Zaborowski  <balrog@zabor.org>
   5  * Copyright (C) 2007-2008 Lauro Ramos Venancio  <lauro.venancio@indt.org.br>
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License along
  18  * with this program; if not, write to the Free Software Foundation, Inc.,
  19  * 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.
  20  */
  21 #include "qemu-common.h"
  22 #include "qemu-timer.h"
  23 #include "omap.h"
  24 #include "irq.h"
  25 #include "soc_dma.h"
  26 #include "hw.h"
  27
  28 //#define OMAP_DMA_DEBUG
  29
  30 #ifdef OMAP_DMA_DEBUG
  31 #define TRACE(fmt,...) fprintf(stderr, "%s:" fmt "\n", __FUNCTION__, ##__VA_ARGS__)
  32 #else
  33 #define TRACE(...)
  34 #endif
  35
  36 struct omap_dma_channel_s {
  37     /* transfer data */
  38     int burst[2];
  39     int pack[2];
  40     int endian[2];
  41     int endian_lock[2];
  42     int translate[2];
  43     enum omap_dma_port port[2];
  44     target_phys_addr_t addr[2];
  45     omap_dma_addressing_t mode[2];
  46     uint32_t elements;
  47     uint16_t frames;
  48     int32_t frame_index[2];
  49     int16_t element_index[2];
  50     int data_type;
  51
  52     /* transfer type */
  53     int transparent_copy;
  54     int constant_fill;
  55     uint32_t color;
  56     int prefetch;
  57
  58     /* auto init and linked channel data */
  59     int end_prog;
  60     int repeat;
  61     int auto_init;
  62     int link_enabled;
  63     int link_next_ch;
  64
  65     /* interruption data */
  66     int interrupts;
  67     int status;
  68     int cstatus;
  69
  70     /* state data */
  71     int active;
  72     int enable;
  73     int sync;
  74     int src_sync;
  75     int pending_request;
  76     int waiting_end_prog;
  77     uint16_t cpc;
  78     int set_update;
  79
  80     /* sync type */
  81     int fs;
  82     int bs;
  83
  84     /* compatibility */
  85     int omap_3_1_compatible_disable;
  86
  87     qemu_irq irq;
  88     struct omap_dma_channel_s *sibling;
  89
  90     struct omap_dma_reg_set_s {
  91         target_phys_addr_t src, dest;
  92         int frame;
  93         int element;
  94         int pck_element;
  95         int frame_delta[2];
  96         int elem_delta[2];
  97         int frames;
  98         int elements;
  99         int pck_elements;
 100     } active_set;
 101
 102     struct soc_dma_ch_s *dma;
 103
 104     /* unused parameters */
 105     int write_mode;
 106     int priority;
 107     int interleave_disabled;
 108     int type;
 109     int suspend;
 110     int buf_disable;
 111 };
 112
 113 struct omap_dma_s {
 114     struct soc_dma_s *dma;
 115
 116     struct omap_mpu_state_s *mpu;
 117     omap_clk clk;
 118     qemu_irq irq[4];
 119     void (*intr_update)(struct omap_dma_s *s);
 120     enum omap_dma_model model;
 121     int omap_3_1_mapping_disabled;
 122
 123     uint32_t gcr;
 124     uint32_t ocp;
 125     uint32_t caps[5];
 126     uint32_t irqen[4];
 127     uint32_t irqstat[4];
 128
 129     int chans;
 130     struct omap_dma_channel_s ch[32];
 131     struct omap_dma_lcd_channel_s lcd_ch;
 132 };
 133
 134 /* Interrupts */
 135 #define TIMEOUT_INTR    (1 << 0)
 136 #define EVENT_DROP_INTR (1 << 1)
 137 #define HALF_FRAME_INTR (1 << 2)
 138 #define END_FRAME_INTR  (1 << 3)
 139 #define LAST_FRAME_INTR (1 << 4)
 140 #define END_BLOCK_INTR  (1 << 5)
 141 #define SYNC            (1 << 6)
 142 #define END_PKT_INTR    (1 << 7)
 143 #define TRANS_ERR_INTR  (1 << 8)
 144 #define MISALIGN_INTR   (1 << 11)
 145
 146 static inline void omap_dma_interrupts_update(struct omap_dma_s *s)
 147 {
 148     return s->intr_update(s);
 149 }
 150
 151 static void omap_dma_channel_load(struct omap_dma_channel_s *ch)
 152 {
 153     struct omap_dma_reg_set_s *a = &ch->active_set;
 154     int i, normal;
 155     int omap_3_1 = !ch->omap_3_1_compatible_disable;
 156
 157     /*
 158      * TODO: verify address ranges and alignment
 159      * TODO: port endianness
 160      */
 161
 162     a->src = ch->addr[0];
 163     a->dest = ch->addr[1];
 164     a->frames = ch->frames;
 165     a->elements = ch->elements;
 166     a->pck_elements = ch->frame_index[!ch->src_sync];
 167     a->frame = 0;
 168     a->element = 0;
 169     a->pck_element = 0;
 170
 171     if (unlikely(!ch->elements || !ch->frames)) {
 172         printf("%s: bad DMA request\n", __FUNCTION__);
 173         return;
 174     }
 175
 176     for (i = 0; i < 2; i ++)
 177         switch (ch->mode[i]) {
 178         case constant:
 179             a->elem_delta[i] = 0;
 180             a->frame_delta[i] = 0;
 181             break;
 182         case post_incremented:
 183             a->elem_delta[i] = ch->data_type;
 184             a->frame_delta[i] = 0;
 185             break;
 186         case single_index:
 187             a->elem_delta[i] = ch->data_type +
 188                     ch->element_index[omap_3_1 ? 0 : i] - 1;
 189             a->frame_delta[i] = 0;
 190             break;
 191         case double_index:
 192             a->elem_delta[i] = ch->data_type +
 193                     ch->element_index[omap_3_1 ? 0 : i] - 1;
 194             a->frame_delta[i] = ch->frame_index[omap_3_1 ? 0 : i] -
 195                     ch->element_index[omap_3_1 ? 0 : i];
 196             break;
 197         default:
 198             break;
 199         }
 200
 201     normal = !ch->transparent_copy && !ch->constant_fill &&
 202             /* FIFO is big-endian so either (ch->endian[n] == 1) OR
 203              * (ch->endian_lock[n] == 1) mean no endianism conversion.  */
 204             (ch->endian[0] | ch->endian_lock[0]) ==
 205             (ch->endian[1] | ch->endian_lock[1]);
 206     for (i = 0; i < 2; i ++) {
 207         /* TODO: for a->frame_delta[i] > 0 still use the fast path, just
 208          * limit min_elems in omap_dma_transfer_setup to the nearest frame
 209          * end.  */
 210         if (!a->elem_delta[i] && normal &&
 211                         (a->frames == 1 || !a->frame_delta[i]))
 212             ch->dma->type[i] = soc_dma_access_const;
 213         else if (a->elem_delta[i] == ch->data_type && normal &&
 214                         (a->frames == 1 || !a->frame_delta[i]))
 215             ch->dma->type[i] = soc_dma_access_linear;
 216         else
 217             ch->dma->type[i] = soc_dma_access_other;
 218
 219         ch->dma->vaddr[i] = ch->addr[i];
 220     }
 221     soc_dma_ch_update(ch->dma);
 222 }
 223
 224 static void omap_dma_activate_channel(struct omap_dma_s *s,
 225                 struct omap_dma_channel_s *ch)
 226 {
 227     if (!ch->active) {
 228         if (ch->set_update) {
 229             /* It's not clear when the active set is supposed to be
 230              * loaded from registers.  We're already loading it when the
 231              * channel is enabled, and for some guests this is not enough
 232              * but that may be also because of a race condition (no
 233              * delays in qemu) in the guest code, which we're just
 234              * working around here.  */
 235             omap_dma_channel_load(ch);
 236             ch->set_update = 0;
 237         }
 238
 239         ch->active = 1;
 240         soc_dma_set_request(ch->dma, 1);
 241         if (ch->sync)
 242             ch->status |= SYNC;
 243     }
 244 }
 245
 246 static void omap_dma_deactivate_channel(struct omap_dma_s *s,
 247                 struct omap_dma_channel_s *ch)
 248 {
 249     /* Update cpc */
 250     ch->cpc = ch->active_set.dest & 0xffff;
 251
 252     if (ch->pending_request && !ch->waiting_end_prog && ch->enable) {
 253         /* Don't deactivate the channel */
 254         ch->pending_request = 0;
 255         return;
 256     }
 257
 258     /* Don't deactive the channel if it is synchronized and the DMA request is
 259        active */
 260     if (ch->sync && ch->enable && s->dma->drqst[ch->sync])
 261         return;
 262
 263     if (ch->active) {
 264         ch->active = 0;
 265         ch->status &= ~SYNC;
 266         soc_dma_set_request(ch->dma, 0);
 267     }
 268 }
 269
 270 static void omap_dma_enable_channel(struct omap_dma_s *s,
 271                 struct omap_dma_channel_s *ch)
 272 {
 273     if (!ch->enable) {
 274         ch->enable = 1;
 275         ch->waiting_end_prog = 0;
 276         omap_dma_channel_load(ch);
 277         /* TODO: theoretically if ch->sync && ch->prefetch &&
 278          * !s->dma->drqst[ch->sync], we should also activate and fetch
 279          * from source and then stall until signalled.  */
 280         if ((!ch->sync) || s->dma->drqst[ch->sync])
 281             omap_dma_activate_channel(s, ch);
 282     }
 283 }
 284
 285 static void omap_dma_disable_channel(struct omap_dma_s *s,
 286                 struct omap_dma_channel_s *ch)
 287 {
 288     if (ch->enable) {
 289         ch->enable = 0;
 290         /* Discard any pending request */
 291         ch->pending_request = 0;
 292         omap_dma_deactivate_channel(s, ch);
 293     }
 294 }
 295
 296 static void omap_dma_channel_end_prog(struct omap_dma_s *s,
 297                 struct omap_dma_channel_s *ch)
 298 {
 299     if (ch->waiting_end_prog) {
 300         ch->waiting_end_prog = 0;
 301         if (!ch->sync || ch->pending_request) {
 302             ch->pending_request = 0;
 303             omap_dma_activate_channel(s, ch);
 304         }
 305     }
 306 }
 307
 308 static void omap_dma_interrupts_3_1_update(struct omap_dma_s *s)
 309 {
 310     struct omap_dma_channel_s *ch = s->ch;
 311
 312     /* First three interrupts are shared between two channels each. */
 313     if (ch[0].status | ch[6].status)
 314         qemu_irq_raise(ch[0].irq);
 315     if (ch[1].status | ch[7].status)
 316         qemu_irq_raise(ch[1].irq);
 317     if (ch[2].status | ch[8].status)
 318         qemu_irq_raise(ch[2].irq);
 319     if (ch[3].status)
 320         qemu_irq_raise(ch[3].irq);
 321     if (ch[4].status)
 322         qemu_irq_raise(ch[4].irq);
 323     if (ch[5].status)
 324         qemu_irq_raise(ch[5].irq);
 325 }
 326
 327 static void omap_dma_interrupts_3_2_update(struct omap_dma_s *s)
 328 {
 329     struct omap_dma_channel_s *ch = s->ch;
 330     int i;
 331
 332     for (i = s->chans; i; ch ++, i --)
 333         if (ch->status)
 334             qemu_irq_raise(ch->irq);
 335 }
 336
 337 static void omap_dma_enable_3_1_mapping(struct omap_dma_s *s)
 338 {
 339     s->omap_3_1_mapping_disabled = 0;
 340     s->chans = 9;
 341     s->intr_update = omap_dma_interrupts_3_1_update;
 342 }
 343
 344 static void omap_dma_disable_3_1_mapping(struct omap_dma_s *s)
 345 {
 346     s->omap_3_1_mapping_disabled = 1;
 347     s->chans = 16;
 348     s->intr_update = omap_dma_interrupts_3_2_update;
 349 }
 350
 351 static void omap_dma_process_request(struct omap_dma_s *s, int request)
 352 {
 353     int channel;
 354     int drop_event = 0;
 355     struct omap_dma_channel_s *ch = s->ch;
 356
 357     for (channel = 0; channel < s->chans; channel ++, ch ++) {
 358         if (ch->enable && ch->sync == request) {
 359             if (!ch->active)
 360                 omap_dma_activate_channel(s, ch);
 361             else if (!ch->pending_request)
 362                 ch->pending_request = 1;
 363             else {
 364                 /* Request collision */
 365                 /* Second request received while processing other request */
 366                 ch->status |= EVENT_DROP_INTR;
 367                 drop_event = 1;
 368             }
 369         }
 370     }
 371
 372     if (drop_event)
 373         omap_dma_interrupts_update(s);
 374 }
 375
 376 static void omap_dma_transfer_generic(struct soc_dma_ch_s *dma)
 377 {
 378     uint8_t value[4];
 379     struct omap_dma_channel_s *ch = dma->opaque;
 380     struct omap_dma_reg_set_s *a = &ch->active_set;
 381     int bytes = dma->bytes;
 382 #ifdef MULTI_REQ
 383     uint16_t status = ch->status;
 384 #endif
 385
 386     TRACE("frame %d", a->frame);
 387     do {
 388         /* Transfer a single element */
 389         /* FIXME: check the endianness */
 390         if (!ch->constant_fill)
 391             cpu_physical_memory_read(a->src, value, ch->data_type);
 392         else
 393             *(uint32_t *) value = ch->color;
 394
 395         if (!ch->transparent_copy || *(uint32_t *) value != ch->color)
 396             cpu_physical_memory_write(a->dest, value, ch->data_type);
 397
 398         a->src += a->elem_delta[0];
 399         a->dest += a->elem_delta[1];
 400         a->element ++;
 401
 402 #ifndef MULTI_REQ
 403         if (a->element == a->elements) {
 404             /* End of Frame */
 405             a->element = 0;
 406             a->src += a->frame_delta[0];
 407             a->dest += a->frame_delta[1];
 408             a->frame ++;
 409
 410             /* If the channel is async, update cpc */
 411             if (!ch->sync)
 412                 ch->cpc = a->dest & 0xffff;
 413         }
 414     } while ((bytes -= ch->data_type));
 415 #else
 416         /* If the channel is element synchronized, deactivate it */
 417         if (ch->sync && !ch->fs && !ch->bs)
 418             omap_dma_deactivate_channel(s, ch);
 419
 420         /* If it is the last frame, set the LAST_FRAME interrupt */
 421         if (a->element == 1 && a->frame == a->frames - 1)
 422             if (ch->interrupts & LAST_FRAME_INTR)
 423                 ch->status |= LAST_FRAME_INTR;
 424
 425         /* If the half of the frame was reached, set the HALF_FRAME
 426            interrupt */
 427         if (a->element == (a->elements >> 1))
 428             if (ch->interrupts & HALF_FRAME_INTR)
 429                 ch->status |= HALF_FRAME_INTR;
 430
 431         if (ch->fs && ch->bs) {
 432             a->pck_element ++;
 433             /* Check if a full packet has beed transferred.  */
 434             if (a->pck_element == a->pck_elements) {
 435                 a->pck_element = 0;
 436
 437                 /* Set the END_PKT interrupt */
 438                 if ((ch->interrupts & END_PKT_INTR) && !ch->src_sync)
 439                     ch->status |= END_PKT_INTR;
 440
 441                 /* If the channel is packet-synchronized, deactivate it */
 442                 if (ch->sync)
 443                     omap_dma_deactivate_channel(s, ch);
 444             }
 445         }
 446
 447         if (a->element == a->elements) {
 448             /* End of Frame */
 449             a->element = 0;
 450             a->src += a->frame_delta[0];
 451             a->dest += a->frame_delta[1];
 452             a->frame ++;
 453
 454             /* If the channel is frame synchronized, deactivate it */
 455             if (ch->sync && ch->fs && !ch->bs)
 456                 omap_dma_deactivate_channel(s, ch);
 457
 458             /* If the channel is async, update cpc */
 459             if (!ch->sync)
 460                 ch->cpc = a->dest & 0xffff;
 461
 462             /* Set the END_FRAME interrupt */
 463             if (ch->interrupts & END_FRAME_INTR)
 464                 ch->status |= END_FRAME_INTR;
 465
 466             if (a->frame == a->frames) {
 467                 /* End of Block */
 468                 /* Disable the channel */
 469
 470                 if (ch->omap_3_1_compatible_disable) {
 471                     omap_dma_disable_channel(s, ch);
 472                     if (ch->link_enabled)
 473                         omap_dma_enable_channel(s,
 474                                         &s->ch[ch->link_next_ch]);
 475                 } else {
 476                     if (!ch->auto_init)
 477                         omap_dma_disable_channel(s, ch);
 478                     else if (ch->repeat || ch->end_prog)
 479                         omap_dma_channel_load(ch);
 480                     else {
 481                         ch->waiting_end_prog = 1;
 482                         omap_dma_deactivate_channel(s, ch);
 483                     }
 484                 }
 485
 486                 if (ch->interrupts & END_BLOCK_INTR)
 487                     ch->status |= END_BLOCK_INTR;
 488             }
 489         }
 490     } while (status == ch->status && ch->active);
 491
 492     omap_dma_interrupts_update(s);
 493 #endif
 494 }
 495
 496 enum {
 497     omap_dma_intr_element_sync,
 498     omap_dma_intr_last_frame,
 499     omap_dma_intr_half_frame,
 500     omap_dma_intr_frame,
 501     omap_dma_intr_frame_sync,
 502     omap_dma_intr_packet,
 503     omap_dma_intr_packet_sync,
 504     omap_dma_intr_block,
 505     __omap_dma_intr_last,
 506 };
 507
 508 static void omap_dma_transfer_setup(struct soc_dma_ch_s *dma)
 509 {
 510     struct omap_dma_port_if_s *src_p, *dest_p;
 511     struct omap_dma_reg_set_s *a;
 512     struct omap_dma_channel_s *ch = dma->opaque;
 513     struct omap_dma_s *s = dma->dma->opaque;
 514     int frames, min_elems, elements[__omap_dma_intr_last];
 515
 516     a = &ch->active_set;
 517
 518     src_p = &s->mpu->port[ch->port[0]];
 519     dest_p = &s->mpu->port[ch->port[1]];
 520     if ((!ch->constant_fill && !src_p->addr_valid(s->mpu, a->src)) ||
 521                     (!dest_p->addr_valid(s->mpu, a->dest))) {
 522 #if 0
 523         /* Bus time-out */
 524         if (ch->interrupts & TIMEOUT_INTR)
 525             ch->status |= TIMEOUT_INTR;
 526         omap_dma_deactivate_channel(s, ch);
 527         continue;
 528 #endif
 529         printf("%s: Bus time-out in DMA%i operation\n",
 530                         __FUNCTION__, dma->num);
 531     }
 532
 533     min_elems = INT_MAX;
 534
 535     /* Check all the conditions that terminate the transfer starting
 536      * with those that can occur the soonest.  */
 537 #define INTR_CHECK(cond, id, nelements) \
 538     if (cond) {                 \
 539         elements[id] = nelements;       \
 540         if (elements[id] < min_elems)   \
 541             min_elems = elements[id];   \
 542     } else                              \
 543         elements[id] = INT_MAX;
 544
 545     /* Elements */
 546     INTR_CHECK(
 547                     ch->sync && !ch->fs && !ch->bs,
 548                     omap_dma_intr_element_sync,
 549                     1)
 550
 551     /* Frames */
 552     /* TODO: for transfers where entire frames can be read and written
 553      * using memcpy() but a->frame_delta is non-zero, try to still do
 554      * transfers using soc_dma but limit min_elems to a->elements - ...
 555      * See also the TODO in omap_dma_channel_load.  */
 556     INTR_CHECK(
 557                     (ch->interrupts & LAST_FRAME_INTR) &&
 558                     ((a->frame < a->frames - 1) || !a->element),
 559                     omap_dma_intr_last_frame,
 560                     (a->frames - a->frame - 2) * a->elements +
 561                     (a->elements - a->element + 1))
 562     INTR_CHECK(
 563                     ch->interrupts & HALF_FRAME_INTR,
 564                     omap_dma_intr_half_frame,
 565                     (a->elements >> 1) +
 566                     (a->element >= (a->elements >> 1) ? a->elements : 0) -
 567                     a->element)
 568     INTR_CHECK(
 569                     ch->sync && ch->fs && (ch->interrupts & END_FRAME_INTR),
 570                     omap_dma_intr_frame,
 571                     a->elements - a->element)
 572     INTR_CHECK(
 573                     ch->sync && ch->fs && !ch->bs,
 574                     omap_dma_intr_frame_sync,
 575                     a->elements - a->element)
 576
 577     /* Packets */
 578     INTR_CHECK(
 579                     ch->fs && ch->bs &&
 580                     (ch->interrupts & END_PKT_INTR) && !ch->src_sync,
 581                     omap_dma_intr_packet,
 582                     a->pck_elements - a->pck_element)
 583     INTR_CHECK(
 584                     ch->fs && ch->bs && ch->sync,
 585                     omap_dma_intr_packet_sync,
 586                     a->pck_elements - a->pck_element)
 587
 588     /* Blocks */
 589     INTR_CHECK(
 590                     1,
 591                     omap_dma_intr_block,
 592                     (a->frames - a->frame - 1) * a->elements +
 593                     (a->elements - a->element))
 594
 595     dma->bytes = min_elems * ch->data_type;
 596
 597     /* Set appropriate interrupts and/or deactivate channels */
 598
 599 #ifdef MULTI_REQ
 600     /* TODO: should all of this only be done if dma->update, and otherwise
 601      * inside omap_dma_transfer_generic below - check what's faster.  */
 602     if (dma->update) {
 603 #endif
 604
 605     /* If the channel is element synchronized, deactivate it */
 606     if (min_elems == elements[omap_dma_intr_element_sync])
 607         omap_dma_deactivate_channel(s, ch);
 608
 609     /* If it is the last frame, set the LAST_FRAME interrupt */
 610     if (min_elems == elements[omap_dma_intr_last_frame])
 611         ch->status |= LAST_FRAME_INTR;
 612
 613     /* If exactly half of the frame was reached, set the HALF_FRAME
 614        interrupt */
 615     if (min_elems == elements[omap_dma_intr_half_frame])
 616         ch->status |= HALF_FRAME_INTR;
 617
 618     /* If a full packet has been transferred, set the END_PKT interrupt */
 619     if (min_elems == elements[omap_dma_intr_packet])
 620         ch->status |= END_PKT_INTR;
 621
 622     /* If the channel is packet-synchronized, deactivate it */
 623     if (min_elems == elements[omap_dma_intr_packet_sync])
 624         omap_dma_deactivate_channel(s, ch);
 625
 626     /* If the channel is frame synchronized, deactivate it */
 627     if (min_elems == elements[omap_dma_intr_frame_sync])
 628         omap_dma_deactivate_channel(s, ch);
 629
 630     /* Set the END_FRAME interrupt */
 631     if (min_elems == elements[omap_dma_intr_frame])
 632         ch->status |= END_FRAME_INTR;
 633
 634     if (min_elems == elements[omap_dma_intr_block]) {
 635         /* End of Block */
 636         /* Disable the channel */
 637
 638         if (ch->omap_3_1_compatible_disable) {
 639             omap_dma_disable_channel(s, ch);
 640             if (ch->link_enabled)
 641                 omap_dma_enable_channel(s, &s->ch[ch->link_next_ch]);
 642         } else {
 643             if (!ch->auto_init)
 644                 omap_dma_disable_channel(s, ch);
 645             else if (ch->repeat || ch->end_prog)
 646                 omap_dma_channel_load(ch);
 647             else {
 648                 ch->waiting_end_prog = 1;
 649                 omap_dma_deactivate_channel(s, ch);
 650             }
 651         }
 652
 653         if (ch->interrupts & END_BLOCK_INTR)
 654             ch->status |= END_BLOCK_INTR;
 655     }
 656
 657     /* Update packet number */
 658     if (ch->fs && ch->bs) {
 659         a->pck_element += min_elems;
 660         a->pck_element %= a->pck_elements;
 661     }
 662
 663     /* TODO: check if we really need to update anything here or perhaps we
 664      * can skip part of this.  */
 665 #ifndef MULTI_REQ
 666     if (dma->update) {
 667 #endif
 668         a->element += min_elems;
 669
 670         frames     = a->element / a->elements;
 671         a->element = a->element % a->elements;
 672         a->frame  += frames;
 673         a->src    += min_elems * a->elem_delta[0] + frames * a->frame_delta[0];
 674         a->dest   += min_elems * a->elem_delta[1] + frames * a->frame_delta[1];
 675
 676         /* If the channel is async, update cpc */
 677         if (!ch->sync && frames)
 678             ch->cpc = a->dest & 0xffff;
 679
 680         /* TODO: if the destination port is IMIF or EMIFF, set the dirty
 681          * bits on it.  */
 682     }
 683
 684     omap_dma_interrupts_update(s);
 685 }
 686
 687 void omap_dma_reset(struct soc_dma_s *dma)
 688 {
 689     int i;
 690     struct omap_dma_s *s = dma->opaque;
 691
 692     soc_dma_reset(s->dma);
 693     if (s->model < omap_dma_4)
 694         s->gcr = 0x0004;
 695     else
 696         s->gcr = 0x00010010;
 697     s->ocp = 0x00000000;
 698     memset(&s->irqstat, 0, sizeof(s->irqstat));
 699     memset(&s->irqen, 0, sizeof(s->irqen));
 700     s->lcd_ch.src = emiff;
 701     s->lcd_ch.condition = 0;
 702     s->lcd_ch.interrupts = 0;
 703     s->lcd_ch.dual = 0;
 704     if (s->model < omap_dma_4)
 705         omap_dma_enable_3_1_mapping(s);
 706     for (i = 0; i < s->chans; i ++) {
 707         s->ch[i].suspend = 0;
 708         s->ch[i].prefetch = 0;
 709         s->ch[i].buf_disable = 0;
 710         s->ch[i].src_sync = 0;
 711         memset(&s->ch[i].burst, 0, sizeof(s->ch[i].burst));
 712         memset(&s->ch[i].port, 0, sizeof(s->ch[i].port));
 713         memset(&s->ch[i].mode, 0, sizeof(s->ch[i].mode));
 714         memset(&s->ch[i].frame_index, 0, sizeof(s->ch[i].frame_index));
 715         memset(&s->ch[i].element_index, 0, sizeof(s->ch[i].element_index));
 716         memset(&s->ch[i].endian, 0, sizeof(s->ch[i].endian));
 717         memset(&s->ch[i].endian_lock, 0, sizeof(s->ch[i].endian_lock));
 718         memset(&s->ch[i].translate, 0, sizeof(s->ch[i].translate));
 719         s->ch[i].write_mode = 0;
 720         s->ch[i].data_type = 0;
 721         s->ch[i].transparent_copy = 0;
 722         s->ch[i].constant_fill = 0;
 723         s->ch[i].color = 0x00000000;
 724         s->ch[i].end_prog = 0;
 725         s->ch[i].repeat = 0;
 726         s->ch[i].auto_init = 0;
 727         s->ch[i].link_enabled = 0;
 728         if (s->model < omap_dma_4)
 729             s->ch[i].interrupts = 0x0003;
 730         else
 731             s->ch[i].interrupts = 0x0000;
 732         s->ch[i].status = 0;
 733         s->ch[i].cstatus = 0;
 734         s->ch[i].active = 0;
 735         s->ch[i].enable = 0;
 736         s->ch[i].sync = 0;
 737         s->ch[i].pending_request = 0;
 738         s->ch[i].waiting_end_prog = 0;
 739         s->ch[i].cpc = 0x0000;
 740         s->ch[i].fs = 0;
 741         s->ch[i].bs = 0;
 742         s->ch[i].omap_3_1_compatible_disable = 0;
 743         memset(&s->ch[i].active_set, 0, sizeof(s->ch[i].active_set));
 744         s->ch[i].priority = 0;
 745         s->ch[i].interleave_disabled = 0;
 746         s->ch[i].type = 0;
 747     }
 748 }
 749
 750 static int omap_dma_ch_reg_read(struct omap_dma_s *s,
 751                 struct omap_dma_channel_s *ch, int reg, uint16_t *value)
 752 {
 753     switch (reg) {
 754     case 0x00:  /* SYS_DMA_CSDP_CH0 */
 755         *value = (ch->burst[1] << 14) |
 756                 (ch->pack[1] << 13) |
 757                 (ch->port[1] << 9) |
 758                 (ch->burst[0] << 7) |
 759                 (ch->pack[0] << 6) |
 760                 (ch->port[0] << 2) |
 761                 (ch->data_type >> 1);
 762         break;
 763
 764     case 0x02:  /* SYS_DMA_CCR_CH0 */
 765         if (s->model <= omap_dma_3_1)
 766             *value = 0 << 10;                   /* FIFO_FLUSH reads as 0 */
 767         else
 768             *value = ch->omap_3_1_compatible_disable << 10;
 769         *value |= (ch->mode[1] << 14) |
 770                 (ch->mode[0] << 12) |
 771                 (ch->end_prog << 11) |
 772                 (ch->repeat << 9) |
 773                 (ch->auto_init << 8) |
 774                 (ch->enable << 7) |
 775                 (ch->priority << 6) |
 776                 (ch->fs << 5) | ch->sync;
 777         break;
 778
 779     case 0x04:  /* SYS_DMA_CICR_CH0 */
 780         *value = ch->interrupts;
 781         break;
 782
 783     case 0x06:  /* SYS_DMA_CSR_CH0 */
 784         *value = ch->status;
 785         ch->status &= SYNC;
 786         if (!ch->omap_3_1_compatible_disable && ch->sibling) {
 787             *value |= (ch->sibling->status & 0x3f) << 6;
 788             ch->sibling->status &= SYNC;
 789         }
 790         qemu_irq_lower(ch->irq);
 791         break;
 792
 793     case 0x08:  /* SYS_DMA_CSSA_L_CH0 */
 794         *value = ch->addr[0] & 0x0000ffff;
 795         break;
 796
 797     case 0x0a:  /* SYS_DMA_CSSA_U_CH0 */
 798         *value = ch->addr[0] >> 16;
 799         break;
 800
 801     case 0x0c:  /* SYS_DMA_CDSA_L_CH0 */
 802         *value = ch->addr[1] & 0x0000ffff;
 803         break;
 804
 805     case 0x0e:  /* SYS_DMA_CDSA_U_CH0 */
 806         *value = ch->addr[1] >> 16;
 807         break;
 808
 809     case 0x10:  /* SYS_DMA_CEN_CH0 */
 810         *value = ch->elements;
 811         break;
 812
 813     case 0x12:  /* SYS_DMA_CFN_CH0 */
 814         *value = ch->frames;
 815         break;
 816
 817     case 0x14:  /* SYS_DMA_CFI_CH0 */
 818         *value = ch->frame_index[0];
 819         break;
 820
 821     case 0x16:  /* SYS_DMA_CEI_CH0 */
 822         *value = ch->element_index[0];
 823         break;
 824
 825     case 0x18:  /* SYS_DMA_CPC_CH0 or DMA_CSAC */
 826         if (ch->omap_3_1_compatible_disable)
 827             *value = ch->active_set.src & 0xffff;       /* CSAC */
 828         else
 829             *value = ch->cpc;
 830         break;
 831
 832     case 0x1a:  /* DMA_CDAC */
 833         *value = ch->active_set.dest & 0xffff;  /* CDAC */
 834         break;
 835
 836     case 0x1c:  /* DMA_CDEI */
 837         *value = ch->element_index[1];
 838         break;
 839
 840     case 0x1e:  /* DMA_CDFI */
 841         *value = ch->frame_index[1];
 842         break;
 843
 844     case 0x20:  /* DMA_COLOR_L */
 845         *value = ch->color & 0xffff;
 846         break;
 847
 848     case 0x22:  /* DMA_COLOR_U */
 849         *value = ch->color >> 16;
 850         break;
 851
 852     case 0x24:  /* DMA_CCR2 */
 853         *value = (ch->bs << 2) |
 854                 (ch->transparent_copy << 1) |
 855                 ch->constant_fill;
 856         break;
 857
 858     case 0x28:  /* DMA_CLNK_CTRL */
 859         *value = (ch->link_enabled << 15) |
 860                 (ch->link_next_ch & 0xf);
 861         break;
 862
 863     case 0x2a:  /* DMA_LCH_CTRL */
 864         *value = (ch->interleave_disabled << 15) |
 865                 ch->type;
 866         break;
 867
 868     default:
 869         return 1;
 870     }
 871     return 0;
 872 }
 873
 874 static int omap_dma_ch_reg_write(struct omap_dma_s *s,
 875                 struct omap_dma_channel_s *ch, int reg, uint16_t value)
 876 {
 877     switch (reg) {
 878     case 0x00:  /* SYS_DMA_CSDP_CH0 */
 879         ch->burst[1] = (value & 0xc000) >> 14;
 880         ch->pack[1] = (value & 0x2000) >> 13;
 881         ch->port[1] = (enum omap_dma_port) ((value & 0x1e00) >> 9);
 882         ch->burst[0] = (value & 0x0180) >> 7;
 883         ch->pack[0] = (value & 0x0040) >> 6;
 884         ch->port[0] = (enum omap_dma_port) ((value & 0x003c) >> 2);
 885         ch->data_type = 1 << (value & 3);
 886         if (ch->port[0] >= __omap_dma_port_last)
 887             printf("%s: invalid DMA port %i\n", __FUNCTION__,
 888                             ch->port[0]);
 889         if (ch->port[1] >= __omap_dma_port_last)
 890             printf("%s: invalid DMA port %i\n", __FUNCTION__,
 891                             ch->port[1]);
 892         if ((value & 3) == 3)
 893             printf("%s: bad data_type for DMA channel\n", __FUNCTION__);
 894         break;
 895
 896     case 0x02:  /* SYS_DMA_CCR_CH0 */
 897         ch->mode[1] = (omap_dma_addressing_t) ((value & 0xc000) >> 14);
 898         ch->mode[0] = (omap_dma_addressing_t) ((value & 0x3000) >> 12);
 899         ch->end_prog = (value & 0x0800) >> 11;
 900         if (s->model >= omap_dma_3_2)
 901             ch->omap_3_1_compatible_disable  = (value >> 10) & 0x1;
 902         ch->repeat = (value & 0x0200) >> 9;
 903         ch->auto_init = (value & 0x0100) >> 8;
 904         ch->priority = (value & 0x0040) >> 6;
 905         ch->fs = (value & 0x0020) >> 5;
 906         ch->sync = value & 0x001f;
 907
 908         if (value & 0x0080)
 909             omap_dma_enable_channel(s, ch);
 910         else
 911             omap_dma_disable_channel(s, ch);
 912
 913         if (ch->end_prog)
 914             omap_dma_channel_end_prog(s, ch);
 915
 916         break;
 917
 918     case 0x04:  /* SYS_DMA_CICR_CH0 */
 919         ch->interrupts = value & 0x3f;
 920         break;
 921
 922     case 0x06:  /* SYS_DMA_CSR_CH0 */
 923         OMAP_RO_REG((target_phys_addr_t) reg);
 924         break;
 925
 926     case 0x08:  /* SYS_DMA_CSSA_L_CH0 */
 927         ch->addr[0] &= 0xffff0000;
 928         ch->addr[0] |= value;
 929         break;
 930
 931     case 0x0a:  /* SYS_DMA_CSSA_U_CH0 */
 932         ch->addr[0] &= 0x0000ffff;
 933         ch->addr[0] |= (uint32_t) value << 16;
 934         break;
 935
 936     case 0x0c:  /* SYS_DMA_CDSA_L_CH0 */
 937         ch->addr[1] &= 0xffff0000;
 938         ch->addr[1] |= value;
 939         break;
 940
 941     case 0x0e:  /* SYS_DMA_CDSA_U_CH0 */
 942         ch->addr[1] &= 0x0000ffff;
 943         ch->addr[1] |= (uint32_t) value << 16;
 944         break;
 945
 946     case 0x10:  /* SYS_DMA_CEN_CH0 */
 947         ch->elements = value;
 948         break;
 949
 950     case 0x12:  /* SYS_DMA_CFN_CH0 */
 951         ch->frames = value;
 952         break;
 953
 954     case 0x14:  /* SYS_DMA_CFI_CH0 */
 955         ch->frame_index[0] = (int16_t) value;
 956         break;
 957
 958     case 0x16:  /* SYS_DMA_CEI_CH0 */
 959         ch->element_index[0] = (int16_t) value;
 960         break;
 961
 962     case 0x18:  /* SYS_DMA_CPC_CH0 or DMA_CSAC */
 963         OMAP_RO_REG((target_phys_addr_t) reg);
 964         break;
 965
 966     case 0x1c:  /* DMA_CDEI */
 967         ch->element_index[1] = (int16_t) value;
 968         break;
 969
 970     case 0x1e:  /* DMA_CDFI */
 971         ch->frame_index[1] = (int16_t) value;
 972         break;
 973
 974     case 0x20:  /* DMA_COLOR_L */
 975         ch->color &= 0xffff0000;
 976         ch->color |= value;
 977         break;
 978
 979     case 0x22:  /* DMA_COLOR_U */
 980         ch->color &= 0xffff;
 981         ch->color |= value << 16;
 982         break;
 983
 984     case 0x24:  /* DMA_CCR2 */
 985         ch->bs = (value >> 2) & 0x1;
 986         ch->transparent_copy = (value >> 1) & 0x1;
 987         ch->constant_fill = value & 0x1;
 988         break;
 989
 990     case 0x28:  /* DMA_CLNK_CTRL */
 991         ch->link_enabled = (value >> 15) & 0x1;
 992         if (value & (1 << 14)) {                        /* Stop_Lnk */
 993             ch->link_enabled = 0;
 994             omap_dma_disable_channel(s, ch);
 995         }
 996         ch->link_next_ch = value & 0x1f;
 997         break;
 998
 999     case 0x2a:  /* DMA_LCH_CTRL */
1000         ch->interleave_disabled = (value >> 15) & 0x1;
1001         ch->type = value & 0xf;
1002         break;
1003
1004     default:
1005         return 1;
1006     }
1007     return 0;
1008 }
1009
1010 static int omap_dma_3_2_lcd_write(struct omap_dma_lcd_channel_s *s, int offset,
1011                 uint16_t value)
1012 {
1013     switch (offset) {
1014     case 0xbc0: /* DMA_LCD_CSDP */
1015         s->brust_f2 = (value >> 14) & 0x3;
1016         s->pack_f2 = (value >> 13) & 0x1;
1017         s->data_type_f2 = (1 << ((value >> 11) & 0x3));
1018         s->brust_f1 = (value >> 7) & 0x3;
1019         s->pack_f1 = (value >> 6) & 0x1;
1020         s->data_type_f1 = (1 << ((value >> 0) & 0x3));
1021         break;
1022
1023     case 0xbc2: /* DMA_LCD_CCR */
1024         s->mode_f2 = (value >> 14) & 0x3;
1025         s->mode_f1 = (value >> 12) & 0x3;
1026         s->end_prog = (value >> 11) & 0x1;
1027         s->omap_3_1_compatible_disable = (value >> 10) & 0x1;
1028         s->repeat = (value >> 9) & 0x1;
1029         s->auto_init = (value >> 8) & 0x1;
1030         s->running = (value >> 7) & 0x1;
1031         s->priority = (value >> 6) & 0x1;
1032         s->bs = (value >> 4) & 0x1;
1033         break;
1034
1035     case 0xbc4: /* DMA_LCD_CTRL */
1036         s->dst = (value >> 8) & 0x1;
1037         s->src = ((value >> 6) & 0x3) << 1;
1038         s->condition = 0;
1039         /* Assume no bus errors and thus no BUS_ERROR irq bits.  */
1040         s->interrupts = (value >> 1) & 1;
1041         s->dual = value & 1;
1042         break;
1043
1044     case 0xbc8: /* TOP_B1_L */
1045         s->src_f1_top &= 0xffff0000;
1046         s->src_f1_top |= 0x0000ffff & value;
1047         break;
1048
1049     case 0xbca: /* TOP_B1_U */
1050         s->src_f1_top &= 0x0000ffff;
1051         s->src_f1_top |= value << 16;
1052         break;
1053
1054     case 0xbcc: /* BOT_B1_L */
1055         s->src_f1_bottom &= 0xffff0000;
1056         s->src_f1_bottom |= 0x0000ffff & value;
1057         break;
1058
1059     case 0xbce: /* BOT_B1_U */
1060         s->src_f1_bottom &= 0x0000ffff;
1061         s->src_f1_bottom |= (uint32_t) value << 16;
1062         break;
1063
1064     case 0xbd0: /* TOP_B2_L */
1065         s->src_f2_top &= 0xffff0000;
1066         s->src_f2_top |= 0x0000ffff & value;
1067         break;
1068
1069     case 0xbd2: /* TOP_B2_U */
1070         s->src_f2_top &= 0x0000ffff;
1071         s->src_f2_top |= (uint32_t) value << 16;
1072         break;
1073
1074     case 0xbd4: /* BOT_B2_L */
1075         s->src_f2_bottom &= 0xffff0000;
1076         s->src_f2_bottom |= 0x0000ffff & value;
1077         break;
1078
1079     case 0xbd6: /* BOT_B2_U */
1080         s->src_f2_bottom &= 0x0000ffff;
1081         s->src_f2_bottom |= (uint32_t) value << 16;
1082         break;
1083
1084     case 0xbd8: /* DMA_LCD_SRC_EI_B1 */
1085         s->element_index_f1 = value;
1086         break;
1087
1088     case 0xbda: /* DMA_LCD_SRC_FI_B1_L */
1089         s->frame_index_f1 &= 0xffff0000;
1090         s->frame_index_f1 |= 0x0000ffff & value;
1091         break;
1092
1093     case 0xbf4: /* DMA_LCD_SRC_FI_B1_U */
1094         s->frame_index_f1 &= 0x0000ffff;
1095         s->frame_index_f1 |= (uint32_t) value << 16;
1096         break;
1097
1098     case 0xbdc: /* DMA_LCD_SRC_EI_B2 */
1099         s->element_index_f2 = value;
1100         break;
1101
1102     case 0xbde: /* DMA_LCD_SRC_FI_B2_L */
1103         s->frame_index_f2 &= 0xffff0000;
1104         s->frame_index_f2 |= 0x0000ffff & value;
1105         break;
1106
1107     case 0xbf6: /* DMA_LCD_SRC_FI_B2_U */
1108         s->frame_index_f2 &= 0x0000ffff;
1109         s->frame_index_f2 |= (uint32_t) value << 16;
1110         break;
1111
1112     case 0xbe0: /* DMA_LCD_SRC_EN_B1 */
1113         s->elements_f1 = value;
1114         break;
1115
1116     case 0xbe4: /* DMA_LCD_SRC_FN_B1 */
1117         s->frames_f1 = value;
1118         break;
1119
1120     case 0xbe2: /* DMA_LCD_SRC_EN_B2 */
1121         s->elements_f2 = value;
1122         break;
1123
1124     case 0xbe6: /* DMA_LCD_SRC_FN_B2 */
1125         s->frames_f2 = value;
1126         break;
1127
1128     case 0xbea: /* DMA_LCD_LCH_CTRL */
1129         s->lch_type = value & 0xf;
1130         break;
1131
1132     default:
1133         return 1;
1134     }
1135     return 0;
1136 }
1137
1138 static int omap_dma_3_2_lcd_read(struct omap_dma_lcd_channel_s *s, int offset,
1139                 uint16_t *ret)
1140 {
1141     switch (offset) {
1142     case 0xbc0: /* DMA_LCD_CSDP */
1143         *ret = (s->brust_f2 << 14) |
1144             (s->pack_f2 << 13) |
1145             ((s->data_type_f2 >> 1) << 11) |
1146             (s->brust_f1 << 7) |
1147             (s->pack_f1 << 6) |
1148             ((s->data_type_f1 >> 1) << 0);
1149         break;
1150
1151     case 0xbc2: /* DMA_LCD_CCR */
1152         *ret = (s->mode_f2 << 14) |
1153             (s->mode_f1 << 12) |
1154             (s->end_prog << 11) |
1155             (s->omap_3_1_compatible_disable << 10) |
1156             (s->repeat << 9) |
1157             (s->auto_init << 8) |
1158             (s->running << 7) |
1159             (s->priority << 6) |
1160             (s->bs << 4);
1161         break;
1162
1163     case 0xbc4: /* DMA_LCD_CTRL */
1164         qemu_irq_lower(s->irq);
1165         *ret = (s->dst << 8) |
1166             ((s->src & 0x6) << 5) |
1167             (s->condition << 3) |
1168             (s->interrupts << 1) |
1169             s->dual;
1170         break;
1171
1172     case 0xbc8: /* TOP_B1_L */
1173         *ret = s->src_f1_top & 0xffff;
1174         break;
1175
1176     case 0xbca: /* TOP_B1_U */
1177         *ret = s->src_f1_top >> 16;
1178         break;
1179
1180     case 0xbcc: /* BOT_B1_L */
1181         *ret = s->src_f1_bottom & 0xffff;
1182         break;
1183
1184     case 0xbce: /* BOT_B1_U */
1185         *ret = s->src_f1_bottom >> 16;
1186         break;
1187
1188     case 0xbd0: /* TOP_B2_L */
1189         *ret = s->src_f2_top & 0xffff;
1190         break;
1191
1192     case 0xbd2: /* TOP_B2_U */
1193         *ret = s->src_f2_top >> 16;
1194         break;
1195
1196     case 0xbd4: /* BOT_B2_L */
1197         *ret = s->src_f2_bottom & 0xffff;
1198         break;
1199
1200     case 0xbd6: /* BOT_B2_U */
1201         *ret = s->src_f2_bottom >> 16;
1202         break;
1203
1204     case 0xbd8: /* DMA_LCD_SRC_EI_B1 */
1205         *ret = s->element_index_f1;
1206         break;
1207
1208     case 0xbda: /* DMA_LCD_SRC_FI_B1_L */
1209         *ret = s->frame_index_f1 & 0xffff;
1210         break;
1211
1212     case 0xbf4: /* DMA_LCD_SRC_FI_B1_U */
1213         *ret = s->frame_index_f1 >> 16;
1214         break;
1215
1216     case 0xbdc: /* DMA_LCD_SRC_EI_B2 */
1217         *ret = s->element_index_f2;
1218         break;
1219
1220     case 0xbde: /* DMA_LCD_SRC_FI_B2_L */
1221         *ret = s->frame_index_f2 & 0xffff;
1222         break;
1223
1224     case 0xbf6: /* DMA_LCD_SRC_FI_B2_U */
1225         *ret = s->frame_index_f2 >> 16;
1226         break;
1227
1228     case 0xbe0: /* DMA_LCD_SRC_EN_B1 */
1229         *ret = s->elements_f1;
1230         break;
1231
1232     case 0xbe4: /* DMA_LCD_SRC_FN_B1 */
1233         *ret = s->frames_f1;
1234         break;
1235
1236     case 0xbe2: /* DMA_LCD_SRC_EN_B2 */
1237         *ret = s->elements_f2;
1238         break;
1239
1240     case 0xbe6: /* DMA_LCD_SRC_FN_B2 */
1241         *ret = s->frames_f2;
1242         break;
1243
1244     case 0xbea: /* DMA_LCD_LCH_CTRL */
1245         *ret = s->lch_type;
1246         break;
1247
1248     default:
1249         return 1;
1250     }
1251     return 0;
1252 }
1253
1254 static int omap_dma_3_1_lcd_write(struct omap_dma_lcd_channel_s *s, int offset,
1255                 uint16_t value)
1256 {
1257     switch (offset) {
1258     case 0x300: /* SYS_DMA_LCD_CTRL */
1259         s->src = (value & 0x40) ? imif : emiff;
1260         s->condition = 0;
1261         /* Assume no bus errors and thus no BUS_ERROR irq bits.  */
1262         s->interrupts = (value >> 1) & 1;
1263         s->dual = value & 1;
1264         break;
1265
1266     case 0x302: /* SYS_DMA_LCD_TOP_F1_L */
1267         s->src_f1_top &= 0xffff0000;
1268         s->src_f1_top |= 0x0000ffff & value;
1269         break;
1270
1271     case 0x304: /* SYS_DMA_LCD_TOP_F1_U */
1272         s->src_f1_top &= 0x0000ffff;
1273         s->src_f1_top |= value << 16;
1274         break;
1275
1276     case 0x306: /* SYS_DMA_LCD_BOT_F1_L */
1277         s->src_f1_bottom &= 0xffff0000;
1278         s->src_f1_bottom |= 0x0000ffff & value;
1279         break;
1280
1281     case 0x308: /* SYS_DMA_LCD_BOT_F1_U */
1282         s->src_f1_bottom &= 0x0000ffff;
1283         s->src_f1_bottom |= value << 16;
1284         break;
1285
1286     case 0x30a: /* SYS_DMA_LCD_TOP_F2_L */
1287         s->src_f2_top &= 0xffff0000;
1288         s->src_f2_top |= 0x0000ffff & value;
1289         break;
1290
1291     case 0x30c: /* SYS_DMA_LCD_TOP_F2_U */
1292         s->src_f2_top &= 0x0000ffff;
1293         s->src_f2_top |= value << 16;
1294         break;
1295
1296     case 0x30e: /* SYS_DMA_LCD_BOT_F2_L */
1297         s->src_f2_bottom &= 0xffff0000;
1298         s->src_f2_bottom |= 0x0000ffff & value;
1299         break;
1300
1301     case 0x310: /* SYS_DMA_LCD_BOT_F2_U */
1302         s->src_f2_bottom &= 0x0000ffff;
1303         s->src_f2_bottom |= value << 16;
1304         break;
1305
1306     default:
1307         return 1;
1308     }
1309     return 0;
1310 }
1311
1312 static int omap_dma_3_1_lcd_read(struct omap_dma_lcd_channel_s *s, int offset,
1313                 uint16_t *ret)
1314 {
1315     int i;
1316
1317     switch (offset) {
1318     case 0x300: /* SYS_DMA_LCD_CTRL */
1319         i = s->condition;
1320         s->condition = 0;
1321         qemu_irq_lower(s->irq);
1322         *ret = ((s->src == imif) << 6) | (i << 3) |
1323                 (s->interrupts << 1) | s->dual;
1324         break;
1325
1326     case 0x302: /* SYS_DMA_LCD_TOP_F1_L */
1327         *ret = s->src_f1_top & 0xffff;
1328         break;
1329
1330     case 0x304: /* SYS_DMA_LCD_TOP_F1_U */
1331         *ret = s->src_f1_top >> 16;
1332         break;
1333
1334     case 0x306: /* SYS_DMA_LCD_BOT_F1_L */
1335         *ret = s->src_f1_bottom & 0xffff;
1336         break;
1337
1338     case 0x308: /* SYS_DMA_LCD_BOT_F1_U */
1339         *ret = s->src_f1_bottom >> 16;
1340         break;
1341
1342     case 0x30a: /* SYS_DMA_LCD_TOP_F2_L */
1343         *ret = s->src_f2_top & 0xffff;
1344         break;
1345
1346     case 0x30c: /* SYS_DMA_LCD_TOP_F2_U */
1347         *ret = s->src_f2_top >> 16;
1348         break;
1349
1350     case 0x30e: /* SYS_DMA_LCD_BOT_F2_L */
1351         *ret = s->src_f2_bottom & 0xffff;
1352         break;
1353
1354     case 0x310: /* SYS_DMA_LCD_BOT_F2_U */
1355         *ret = s->src_f2_bottom >> 16;
1356         break;
1357
1358     default:
1359         return 1;
1360     }
1361     return 0;
1362 }
1363
1364 static int omap_dma_sys_write(struct omap_dma_s *s, int offset, uint16_t value)
1365 {
1366     switch (offset) {
1367     case 0x400: /* SYS_DMA_GCR */
1368         s->gcr = value;
1369         break;
1370
1371     case 0x404: /* DMA_GSCR */
1372         if (value & 0x8)
1373             omap_dma_disable_3_1_mapping(s);
1374         else
1375             omap_dma_enable_3_1_mapping(s);
1376         break;
1377
1378     case 0x408: /* DMA_GRST */
1379         if (value & 0x1)
1380             omap_dma_reset(s->dma);
1381         break;
1382
1383     default:
1384         return 1;
1385     }
1386     return 0;
1387 }
1388
1389 static int omap_dma_sys_read(struct omap_dma_s *s, int offset,
1390                 uint16_t *ret)
1391 {
1392     switch (offset) {
1393     case 0x400: /* SYS_DMA_GCR */
1394         *ret = s->gcr;
1395         break;
1396
1397     case 0x404: /* DMA_GSCR */
1398         *ret = s->omap_3_1_mapping_disabled << 3;
1399         break;
1400
1401     case 0x408: /* DMA_GRST */
1402         *ret = 0;
1403         break;
1404
1405     case 0x442: /* DMA_HW_ID */
1406     case 0x444: /* DMA_PCh2_ID */
1407     case 0x446: /* DMA_PCh0_ID */
1408     case 0x448: /* DMA_PCh1_ID */
1409     case 0x44a: /* DMA_PChG_ID */
1410     case 0x44c: /* DMA_PChD_ID */
1411         *ret = 1;
1412         break;
1413
1414     case 0x44e: /* DMA_CAPS_0_U */
1415         *ret = (s->caps[0] >> 16) & 0xffff;
1416         break;
1417     case 0x450: /* DMA_CAPS_0_L */
1418         *ret = (s->caps[0] >>  0) & 0xffff;
1419         break;
1420
1421     case 0x452: /* DMA_CAPS_1_U */
1422         *ret = (s->caps[1] >> 16) & 0xffff;
1423         break;
1424     case 0x454: /* DMA_CAPS_1_L */
1425         *ret = (s->caps[1] >>  0) & 0xffff;
1426         break;
1427
1428     case 0x456: /* DMA_CAPS_2 */
1429         *ret = s->caps[2];
1430         break;
1431
1432     case 0x458: /* DMA_CAPS_3 */
1433         *ret = s->caps[3];
1434         break;
1435
1436     case 0x45a: /* DMA_CAPS_4 */
1437         *ret = s->caps[4];
1438         break;
1439
1440     case 0x460: /* DMA_PCh2_SR */
1441     case 0x480: /* DMA_PCh0_SR */
1442     case 0x482: /* DMA_PCh1_SR */
1443     case 0x4c0: /* DMA_PChD_SR_0 */
1444         printf("%s: Physical Channel Status Registers not implemented.\n",
1445                __FUNCTION__);
1446         *ret = 0xff;
1447         break;
1448
1449     default:
1450         return 1;
1451     }
1452     return 0;
1453 }
1454
1455 static uint32_t omap_dma_read(void *opaque, target_phys_addr_t addr)
1456 {
1457     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1458     int reg, ch;
1459     uint16_t ret;
1460
1461     switch (addr) {
1462     case 0x300 ... 0x3fe:
1463         if (s->model <= omap_dma_3_1 || !s->omap_3_1_mapping_disabled) {
1464             if (omap_dma_3_1_lcd_read(&s->lcd_ch, addr, &ret))
1465                 break;
1466             return ret;
1467         }
1468         /* Fall through. */
1469     case 0x000 ... 0x2fe:
1470         reg = addr & 0x3f;
1471         ch = (addr >> 6) & 0x0f;
1472         if (omap_dma_ch_reg_read(s, &s->ch[ch], reg, &ret))
1473             break;
1474         return ret;
1475
1476     case 0x404 ... 0x4fe:
1477         if (s->model <= omap_dma_3_1)
1478             break;
1479         /* Fall through. */
1480     case 0x400:
1481         if (omap_dma_sys_read(s, addr, &ret))
1482             break;
1483         return ret;
1484
1485     case 0xb00 ... 0xbfe:
1486         if (s->model == omap_dma_3_2 && s->omap_3_1_mapping_disabled) {
1487             if (omap_dma_3_2_lcd_read(&s->lcd_ch, addr, &ret))
1488                 break;
1489             return ret;
1490         }
1491         break;
1492     }
1493
1494     OMAP_BAD_REG(addr);
1495     return 0;
1496 }
1497
1498 static void omap_dma_write(void *opaque, target_phys_addr_t addr,
1499                 uint32_t value)
1500 {
1501     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1502     int reg, ch;
1503
1504     switch (addr) {
1505     case 0x300 ... 0x3fe:
1506         if (s->model <= omap_dma_3_1 || !s->omap_3_1_mapping_disabled) {
1507             if (omap_dma_3_1_lcd_write(&s->lcd_ch, addr, value))
1508                 break;
1509             return;
1510         }
1511         /* Fall through.  */
1512     case 0x000 ... 0x2fe:
1513         reg = addr & 0x3f;
1514         ch = (addr >> 6) & 0x0f;
1515         if (omap_dma_ch_reg_write(s, &s->ch[ch], reg, value))
1516             break;
1517         return;
1518
1519     case 0x404 ... 0x4fe:
1520         if (s->model <= omap_dma_3_1)
1521             break;
1522     case 0x400:
1523         /* Fall through. */
1524         if (omap_dma_sys_write(s, addr, value))
1525             break;
1526         return;
1527
1528     case 0xb00 ... 0xbfe:
1529         if (s->model == omap_dma_3_2 && s->omap_3_1_mapping_disabled) {
1530             if (omap_dma_3_2_lcd_write(&s->lcd_ch, addr, value))
1531                 break;
1532             return;
1533         }
1534         break;
1535     }
1536
1537     OMAP_BAD_REG(addr);
1538 }
1539
1540 static CPUReadMemoryFunc *omap_dma_readfn[] = {
1541     omap_badwidth_read16,
1542     omap_dma_read,
1543     omap_badwidth_read16,
1544 };
1545
1546 static CPUWriteMemoryFunc *omap_dma_writefn[] = {
1547     omap_badwidth_write16,
1548     omap_dma_write,
1549     omap_badwidth_write16,
1550 };
1551
1552 static void omap_dma_request(void *opaque, int drq, int req)
1553 {
1554     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1555     /* The request pins are level triggered in QEMU.  */
1556     if (req) {
1557         if (!s->dma->drqst[drq]) {
1558             s->dma->drqst[drq] = 1;
1559             omap_dma_process_request(s, drq);
1560         }
1561     } else
1562         s->dma->drqst[drq] = 0;
1563 }
1564
1565 /* XXX: this won't be needed once soc_dma knows about clocks.  */
1566 static void omap_dma_clk_update(void *opaque, int line, int on)
1567 {
1568     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1569     int i;
1570
1571     s->dma->freq = omap_clk_getrate(s->clk);
1572
1573     for (i = 0; i < s->chans; i ++)
1574         if (s->ch[i].active)
1575             soc_dma_set_request(s->ch[i].dma, on);
1576 }
1577
1578 static void omap_dma_setcaps(struct omap_dma_s *s)
1579 {
1580     switch (s->model) {
1581     default:
1582     case omap_dma_3_1:
1583         break;
1584     case omap_dma_3_2:
1585     case omap_dma_4:
1586         /* XXX Only available for sDMA */
1587         s->caps[0] =
1588                 (1 << 19) |     /* Constant Fill Capability */
1589                 (1 << 18);      /* Transparent BLT Capability */
1590         s->caps[1] =
1591                 (1 << 1);       /* 1-bit palettized capability (DMA 3.2 only) */
1592         s->caps[2] =
1593                 (1 << 8) |      /* SEPARATE_SRC_AND_DST_INDEX_CPBLTY */
1594                 (1 << 7) |      /* DST_DOUBLE_INDEX_ADRS_CPBLTY */
1595                 (1 << 6) |      /* DST_SINGLE_INDEX_ADRS_CPBLTY */
1596                 (1 << 5) |      /* DST_POST_INCRMNT_ADRS_CPBLTY */
1597                 (1 << 4) |      /* DST_CONST_ADRS_CPBLTY */
1598                 (1 << 3) |      /* SRC_DOUBLE_INDEX_ADRS_CPBLTY */
1599                 (1 << 2) |      /* SRC_SINGLE_INDEX_ADRS_CPBLTY */
1600                 (1 << 1) |      /* SRC_POST_INCRMNT_ADRS_CPBLTY */
1601                 (1 << 0);       /* SRC_CONST_ADRS_CPBLTY */
1602         s->caps[3] =
1603                 (1 << 6) |      /* BLOCK_SYNCHR_CPBLTY (DMA 4 only) */
1604                 (1 << 7) |      /* PKT_SYNCHR_CPBLTY (DMA 4 only) */
1605                 (1 << 5) |      /* CHANNEL_CHAINING_CPBLTY */
1606                 (1 << 4) |      /* LCh_INTERLEAVE_CPBLTY */
1607                 (1 << 3) |      /* AUTOINIT_REPEAT_CPBLTY (DMA 3.2 only) */
1608                 (1 << 2) |      /* AUTOINIT_ENDPROG_CPBLTY (DMA 3.2 only) */
1609                 (1 << 1) |      /* FRAME_SYNCHR_CPBLTY */
1610                 (1 << 0);       /* ELMNT_SYNCHR_CPBLTY */
1611         s->caps[4] =
1612                 (1 << 7) |      /* PKT_INTERRUPT_CPBLTY (DMA 4 only) */
1613                 (1 << 6) |      /* SYNC_STATUS_CPBLTY */
1614                 (1 << 5) |      /* BLOCK_INTERRUPT_CPBLTY */
1615                 (1 << 4) |      /* LAST_FRAME_INTERRUPT_CPBLTY */
1616                 (1 << 3) |      /* FRAME_INTERRUPT_CPBLTY */
1617                 (1 << 2) |      /* HALF_FRAME_INTERRUPT_CPBLTY */
1618                 (1 << 1) |      /* EVENT_DROP_INTERRUPT_CPBLTY */
1619                 (1 << 0);       /* TIMEOUT_INTERRUPT_CPBLTY (DMA 3.2 only) */
1620         break;
1621     }
1622 }
1623
1624 struct soc_dma_s *omap_dma_init(target_phys_addr_t base, qemu_irq *irqs,
1625                 qemu_irq lcd_irq, struct omap_mpu_state_s *mpu, omap_clk clk,
1626                 enum omap_dma_model model)
1627 {
1628     int iomemtype, num_irqs, memsize, i;
1629     struct omap_dma_s *s = (struct omap_dma_s *)
1630             qemu_mallocz(sizeof(struct omap_dma_s));
1631
1632     if (model <= omap_dma_3_1) {
1633         num_irqs = 6;
1634         memsize = 0x800;
1635     } else {
1636         num_irqs = 16;
1637         memsize = 0xc00;
1638     }
1639     s->model = model;
1640     s->mpu = mpu;
1641     s->clk = clk;
1642     s->lcd_ch.irq = lcd_irq;
1643     s->lcd_ch.mpu = mpu;
1644
1645     s->dma = soc_dma_init((model <= omap_dma_3_1) ? 9 : 16);
1646     s->dma->freq = omap_clk_getrate(clk);
1647     s->dma->transfer_fn = omap_dma_transfer_generic;
1648     s->dma->setup_fn = omap_dma_transfer_setup;
1649     s->dma->drq = qemu_allocate_irqs(omap_dma_request, s, 32);
1650     s->dma->opaque = s;
1651
1652     while (num_irqs --)
1653         s->ch[num_irqs].irq = irqs[num_irqs];
1654     for (i = 0; i < 3; i ++) {
1655         s->ch[i].sibling = &s->ch[i + 6];
1656         s->ch[i + 6].sibling = &s->ch[i];
1657     }
1658     for (i = (model <= omap_dma_3_1) ? 8 : 15; i >= 0; i --) {
1659         s->ch[i].dma = &s->dma->ch[i];
1660         s->dma->ch[i].opaque = &s->ch[i];
1661     }
1662
1663     omap_dma_setcaps(s);
1664     omap_clk_adduser(s->clk, qemu_allocate_irqs(omap_dma_clk_update, s, 1)[0]);
1665     omap_dma_reset(s->dma);
1666     omap_dma_clk_update(s, 0, 1);
1667
1668     iomemtype = cpu_register_io_memory(0, omap_dma_readfn,
1669                     omap_dma_writefn, s);
1670     cpu_register_physical_memory(base, memsize, iomemtype);
1671
1672     mpu->drq = s->dma->drq;
1673
1674     return s->dma;
1675 }
1676
1677 static void omap_dma_interrupts_4_update(struct omap_dma_s *s)
1678 {
1679     struct omap_dma_channel_s *ch = s->ch;
1680     uint32_t bmp, bit;
1681
1682     for (bmp = 0, bit = 1; bit; ch ++, bit <<= 1)
1683         if ((ch->status &= ch->interrupts)) {
1684             bmp |= bit;
1685             ch->cstatus |= ch->status;
1686             ch->status = 0;
1687         }
1688     if ((s->irqstat[0] |= s->irqen[0] & bmp))
1689         qemu_irq_raise(s->irq[0]);
1690     if ((s->irqstat[1] |= s->irqen[1] & bmp))
1691         qemu_irq_raise(s->irq[1]);
1692     if ((s->irqstat[2] |= s->irqen[2] & bmp))
1693         qemu_irq_raise(s->irq[2]);
1694     if ((s->irqstat[3] |= s->irqen[3] & bmp))
1695         qemu_irq_raise(s->irq[3]);
1696 }
1697
1698 static uint32_t omap_dma4_read(void *opaque, target_phys_addr_t addr)
1699 {
1700     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1701     int irqn = 0, chnum;
1702     struct omap_dma_channel_s *ch;
1703
1704     switch (addr) {
1705     case 0x00:  /* DMA4_REVISION */
1706         return 0x40;
1707
1708     case 0x14:  /* DMA4_IRQSTATUS_L3 */
1709         irqn ++;
1710     case 0x10:  /* DMA4_IRQSTATUS_L2 */
1711         irqn ++;
1712     case 0x0c:  /* DMA4_IRQSTATUS_L1 */
1713         irqn ++;
1714     case 0x08:  /* DMA4_IRQSTATUS_L0 */
1715         return s->irqstat[irqn];
1716
1717     case 0x24:  /* DMA4_IRQENABLE_L3 */
1718         irqn ++;
1719     case 0x20:  /* DMA4_IRQENABLE_L2 */
1720         irqn ++;
1721     case 0x1c:  /* DMA4_IRQENABLE_L1 */
1722         irqn ++;
1723     case 0x18:  /* DMA4_IRQENABLE_L0 */
1724         return s->irqen[irqn];
1725
1726     case 0x28:  /* DMA4_SYSSTATUS */
1727         return 1;                                               /* RESETDONE */
1728
1729     case 0x2c:  /* DMA4_OCP_SYSCONFIG */
1730         return s->ocp;
1731
1732     case 0x64:  /* DMA4_CAPS_0 */
1733         return s->caps[0];
1734     case 0x6c:  /* DMA4_CAPS_2 */
1735         return s->caps[2];
1736     case 0x70:  /* DMA4_CAPS_3 */
1737         return s->caps[3];
1738     case 0x74:  /* DMA4_CAPS_4 */
1739         return s->caps[4];
1740
1741     case 0x78:  /* DMA4_GCR */
1742         return s->gcr;
1743
1744     case 0x80 ... 0xfff:
1745         addr -= 0x80;
1746         chnum = addr / 0x60;
1747         ch = s->ch + chnum;
1748         addr -= chnum * 0x60;
1749         break;
1750
1751     default:
1752         OMAP_BAD_REG(addr);
1753         return 0;
1754     }
1755
1756     /* Per-channel registers */
1757     switch (addr) {
1758     case 0x00:  /* DMA4_CCR */
1759         return (ch->buf_disable << 25) |
1760                 (ch->src_sync << 24) |
1761                 (ch->prefetch << 23) |
1762                 ((ch->sync & 0x60) << 14) |
1763                 (ch->bs << 18) |
1764                 (ch->transparent_copy << 17) |
1765                 (ch->constant_fill << 16) |
1766                 (ch->mode[1] << 14) |
1767                 (ch->mode[0] << 12) |
1768                 (0 << 10) | (0 << 9) |
1769                 (ch->suspend << 8) |
1770                 (ch->enable << 7) |
1771                 (ch->priority << 6) |
1772                 (ch->fs << 5) | (ch->sync & 0x1f);
1773
1774     case 0x04:  /* DMA4_CLNK_CTRL */
1775         return (ch->link_enabled << 15) | ch->link_next_ch;
1776
1777     case 0x08:  /* DMA4_CICR */
1778         return ch->interrupts;
1779
1780     case 0x0c:  /* DMA4_CSR */
1781         TRACE("CSR = %04x", ch->cstatus);
1782         return ch->cstatus;
1783
1784     case 0x10:  /* DMA4_CSDP */
1785         return (ch->endian[0] << 21) |
1786                 (ch->endian_lock[0] << 20) |
1787                 (ch->endian[1] << 19) |
1788                 (ch->endian_lock[1] << 18) |
1789                 (ch->write_mode << 16) |
1790                 (ch->burst[1] << 14) |
1791                 (ch->pack[1] << 13) |
1792                 (ch->translate[1] << 9) |
1793                 (ch->burst[0] << 7) |
1794                 (ch->pack[0] << 6) |
1795                 (ch->translate[0] << 2) |
1796                 (ch->data_type >> 1);
1797
1798     case 0x14:  /* DMA4_CEN */
1799         return ch->elements;
1800
1801     case 0x18:  /* DMA4_CFN */
1802         return ch->frames;
1803
1804     case 0x1c:  /* DMA4_CSSA */
1805         return ch->addr[0];
1806
1807     case 0x20:  /* DMA4_CDSA */
1808         return ch->addr[1];
1809
1810     case 0x24:  /* DMA4_CSEI */
1811         return ch->element_index[0];
1812
1813     case 0x28:  /* DMA4_CSFI */
1814         return ch->frame_index[0];
1815
1816     case 0x2c:  /* DMA4_CDEI */
1817         return ch->element_index[1];
1818
1819     case 0x30:  /* DMA4_CDFI */
1820         return ch->frame_index[1];
1821
1822     case 0x34:  /* DMA4_CSAC */
1823         return ch->active_set.src & 0xffff;
1824
1825     case 0x38:  /* DMA4_CDAC */
1826         return ch->active_set.dest & 0xffff;
1827
1828     case 0x3c:  /* DMA4_CCEN */
1829         return ch->active_set.element;
1830
1831     case 0x40:  /* DMA4_CCFN */
1832         return ch->active_set.frame;
1833
1834     case 0x44:  /* DMA4_COLOR */
1835         /* XXX only in sDMA */
1836         return ch->color;
1837
1838     default:
1839         OMAP_BAD_REG(0x80 + chnum * 0x60 + addr);
1840         return 0;
1841     }
1842 }
1843
1844 static void omap_dma4_write(void *opaque, target_phys_addr_t addr,
1845                 uint32_t value)
1846 {
1847     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1848     int chnum, irqn = 0;
1849     struct omap_dma_channel_s *ch;
1850
1851     switch (addr) {
1852     case 0x14:  /* DMA4_IRQSTATUS_L3 */
1853         irqn ++;
1854     case 0x10:  /* DMA4_IRQSTATUS_L2 */
1855         irqn ++;
1856     case 0x0c:  /* DMA4_IRQSTATUS_L1 */
1857         irqn ++;
1858     case 0x08:  /* DMA4_IRQSTATUS_L0 */
1859         s->irqstat[irqn] &= ~value;
1860         if (!s->irqstat[irqn])
1861             qemu_irq_lower(s->irq[irqn]);
1862         return;
1863
1864     case 0x24:  /* DMA4_IRQENABLE_L3 */
1865         irqn ++;
1866     case 0x20:  /* DMA4_IRQENABLE_L2 */
1867         irqn ++;
1868     case 0x1c:  /* DMA4_IRQENABLE_L1 */
1869         irqn ++;
1870     case 0x18:  /* DMA4_IRQENABLE_L0 */
1871         s->irqen[irqn] = value;
1872         return;
1873
1874     case 0x2c:  /* DMA4_OCP_SYSCONFIG */
1875         if (value & 2)                                          /* SOFTRESET */
1876             omap_dma_reset(s->dma);
1877         s->ocp = value & 0x3321;
1878         if (((s->ocp >> 12) & 3) == 3)                          /* MIDLEMODE */
1879             fprintf(stderr, "%s: invalid DMA power mode\n", __FUNCTION__);
1880         return;
1881
1882     case 0x78:  /* DMA4_GCR */
1883         s->gcr = value & 0x00ff00ff;
1884         if ((value & 0xff) == 0x00)             /* MAX_CHANNEL_FIFO_DEPTH */
1885             fprintf(stderr, "%s: wrong FIFO depth in GCR\n", __FUNCTION__);
1886         return;
1887
1888     case 0x80 ... 0xfff:
1889         addr -= 0x80;
1890         chnum = addr / 0x60;
1891         ch = s->ch + chnum;
1892         addr -= chnum * 0x60;
1893         break;
1894
1895     case 0x00:  /* DMA4_REVISION */
1896     case 0x28:  /* DMA4_SYSSTATUS */
1897     case 0x64:  /* DMA4_CAPS_0 */
1898     case 0x6c:  /* DMA4_CAPS_2 */
1899     case 0x70:  /* DMA4_CAPS_3 */
1900     case 0x74:  /* DMA4_CAPS_4 */
1901         OMAP_RO_REG(addr);
1902         return;
1903
1904     default:
1905         OMAP_BAD_REG(addr);
1906         return;
1907     }
1908
1909     /* Per-channel registers */
1910     switch (addr) {
1911     case 0x00:  /* DMA4_CCR */
1912         ch->buf_disable = (value >> 25) & 1;
1913         ch->src_sync = (value >> 24) & 1;       /* XXX For CamDMA must be 1 */
1914         if (ch->buf_disable && !ch->src_sync)
1915             fprintf(stderr, "%s: Buffering disable is not allowed in "
1916                             "destination synchronised mode\n", __FUNCTION__);
1917         ch->prefetch = (value >> 23) & 1;
1918         ch->bs = (value >> 18) & 1;
1919         ch->transparent_copy = (value >> 17) & 1;
1920         ch->constant_fill = (value >> 16) & 1;
1921         ch->mode[1] = (omap_dma_addressing_t) ((value & 0xc000) >> 14);
1922         ch->mode[0] = (omap_dma_addressing_t) ((value & 0x3000) >> 12);
1923         ch->suspend = (value & 0x0100) >> 8;
1924         ch->priority = (value & 0x0040) >> 6;
1925         ch->fs = (value & 0x0020) >> 5;
1926         if (ch->fs && ch->bs && ch->mode[0] && ch->mode[1])
1927             fprintf(stderr, "%s: For a packet transfer at least one port "
1928                             "must be constant-addressed\n", __FUNCTION__);
1929         ch->sync = (value & 0x001f) | ((value >> 14) & 0x0060);
1930         /* XXX must be 0x01 for CamDMA */
1931
1932         if (value & 0x0080)
1933             omap_dma_enable_channel(s, ch);
1934         else
1935             omap_dma_disable_channel(s, ch);
1936
1937         break;
1938
1939     case 0x04:  /* DMA4_CLNK_CTRL */
1940         ch->link_enabled = (value >> 15) & 0x1;
1941         ch->link_next_ch = value & 0x1f;
1942         break;
1943
1944     case 0x08:  /* DMA4_CICR */
1945         if (cpu_class_omap3(s->mpu))
1946             ch->interrupts = value & 0x1dbe;
1947         else
1948             ch->interrupts = value & 0x09be;
1949         TRACE("CICR = 0x%04x", ch->interrupts);
1950         break;
1951
1952     case 0x0c:  /* DMA4_CSR */
1953         ch->cstatus &= ~value;
1954         TRACE("CSR = 0x%04x --> 0x%04x", value, ch->cstatus);
1955         break;
1956
1957     case 0x10:  /* DMA4_CSDP */
1958         ch->endian[0] =(value >> 21) & 1;
1959         ch->endian_lock[0] =(value >> 20) & 1;
1960         ch->endian[1] =(value >> 19) & 1;
1961         ch->endian_lock[1] =(value >> 18) & 1;
1962         if (ch->endian[0] != ch->endian[1])
1963             fprintf(stderr, "%s: DMA endiannes conversion enable attempt\n",
1964                             __FUNCTION__);
1965         ch->write_mode = (value >> 16) & 3;
1966         ch->burst[1] = (value & 0xc000) >> 14;
1967         ch->pack[1] = (value & 0x2000) >> 13;
1968         ch->translate[1] = (value & 0x1e00) >> 9;
1969         ch->burst[0] = (value & 0x0180) >> 7;
1970         ch->pack[0] = (value & 0x0040) >> 6;
1971         ch->translate[0] = (value & 0x003c) >> 2;
1972         if (ch->translate[0] | ch->translate[1])
1973             fprintf(stderr, "%s: bad MReqAddressTranslate sideband signal\n",
1974                             __FUNCTION__);
1975         ch->data_type = 1 << (value & 3);
1976         if ((value & 3) == 3)
1977             printf("%s: bad data_type for DMA channel\n", __FUNCTION__);
1978         break;
1979
1980     case 0x14:  /* DMA4_CEN */
1981         ch->set_update = 1;
1982         ch->elements = value & 0xffffff;
1983         TRACE("elements=%d, frames=%d, data=%d bytes",
1984               ch->elements, ch->frames, ch->data_type);
1985         break;
1986
1987     case 0x18:  /* DMA4_CFN */
1988         ch->frames = value & 0xffff;
1989         ch->set_update = 1;
1990         TRACE("elements=%d, frames=%d, data=%d bytes",
1991               ch->elements, ch->frames, ch->data_type);
1992         break;
1993
1994     case 0x1c:  /* DMA4_CSSA */
1995         ch->addr[0] = (target_phys_addr_t) (uint32_t) value;
1996         ch->set_update = 1;
1997         break;
1998
1999     case 0x20:  /* DMA4_CDSA */
2000         ch->addr[1] = (target_phys_addr_t) (uint32_t) value;
2001         ch->set_update = 1;
2002         break;
2003
2004     case 0x24:  /* DMA4_CSEI */
2005         ch->element_index[0] = (int16_t) value;
2006         ch->set_update = 1;
2007         break;
2008
2009     case 0x28:  /* DMA4_CSFI */
2010         ch->frame_index[0] = (int32_t) value;
2011         ch->set_update = 1;
2012         break;
2013
2014     case 0x2c:  /* DMA4_CDEI */
2015         ch->element_index[1] = (int16_t) value;
2016         ch->set_update = 1;
2017         break;
2018
2019     case 0x30:  /* DMA4_CDFI */
2020         ch->frame_index[1] = (int32_t) value;
2021         ch->set_update = 1;
2022         break;
2023
2024     case 0x44:  /* DMA4_COLOR */
2025         /* XXX only in sDMA */
2026         ch->color = value;
2027         break;
2028
2029     case 0x34:  /* DMA4_CSAC */
2030     case 0x38:  /* DMA4_CDAC */
2031     case 0x3c:  /* DMA4_CCEN */
2032     case 0x40:  /* DMA4_CCFN */
2033         /* f.ex. linux kernel writes zeroes to these registers as well
2034            when performing a DMA channel reset. let's just ignore the
2035            writes instead of reporting "dummy" errors */
2036         /*OMAP_RO_REG(0x80 + chnum * 0x60 + addr);*/
2037         break;
2038
2039     default:
2040         OMAP_BAD_REG(0x80 + chnum * 0x60 + addr);
2041     }
2042 }
2043
2044 static CPUReadMemoryFunc *omap_dma4_readfn[] = {
2045     omap_badwidth_read16,
2046     omap_dma4_read,
2047     omap_dma4_read,
2048 };
2049
2050 static CPUWriteMemoryFunc *omap_dma4_writefn[] = {
2051     omap_badwidth_write16,
2052     omap_dma4_write,
2053     omap_dma4_write,
2054 };
2055
2056 static void omap_dma4_save_state(QEMUFile *f, void *opaque)
2057 {
2058     struct omap_dma_s *s = (struct omap_dma_s *)opaque;
2059     int i, j;
2060
2061     qemu_put_be32(f, s->gcr);
2062     qemu_put_be32(f, s->ocp);
2063     for (i = 0; i < 5; i++) {
2064         qemu_put_be32(f, s->caps[i]);
2065         if (i < 4) {
2066             qemu_put_be32(f, s->irqen[i]);
2067             qemu_put_be32(f, s->irqstat[i]);
2068         }
2069     }
2070     for (i = 0; i < 32; i++) {
2071         qemu_put_be32(f, s->ch[i].elements);
2072         qemu_put_be16(f, s->ch[i].frames);
2073         qemu_put_sbe32(f, s->ch[i].data_type);
2074         for (j = 0; j < 2; j++) {
2075             qemu_put_sbe32(f, s->ch[i].burst[j]);
2076             qemu_put_sbe32(f, s->ch[i].pack[j]);
2077             qemu_put_sbe32(f, s->ch[i].endian[j]);
2078             qemu_put_sbe32(f, s->ch[i].endian_lock[j]);
2079             qemu_put_sbe32(f, s->ch[i].translate[j]);
2080             qemu_put_sbe32(f, s->ch[i].port[j]);
2081 #if TARGET_PHYS_ADDR_BITS == 32
2082             qemu_put_be32(f, s->ch[i].addr[j]);
2083 #elif TARGET_PHYS_ADDR_BITS == 64
2084             qemu_put_be64(f, s->ch[i].addr[j]);
2085 #else
2086 #error TARGET_PHYS_ADDR_BITS undefined
2087 #endif
2088             qemu_put_sbe32(f, s->ch[i].mode[j]);
2089             qemu_put_sbe32(f, s->ch[i].frame_index[j]);
2090             qemu_put_sbe16(f, s->ch[i].element_index[j]);
2091         }
2092         qemu_put_sbe32(f, s->ch[i].transparent_copy);
2093         qemu_put_sbe32(f, s->ch[i].constant_fill);
2094         qemu_put_be32(f, s->ch[i].color);
2095         qemu_put_sbe32(f, s->ch[i].prefetch);
2096         qemu_put_sbe32(f, s->ch[i].end_prog);
2097         qemu_put_sbe32(f, s->ch[i].repeat);
2098         qemu_put_sbe32(f, s->ch[i].auto_init);
2099         qemu_put_sbe32(f, s->ch[i].link_enabled);
2100         qemu_put_sbe32(f, s->ch[i].link_next_ch);
2101         qemu_put_sbe32(f, s->ch[i].interrupts);
2102         qemu_put_sbe32(f, s->ch[i].status);
2103         qemu_put_sbe32(f, s->ch[i].cstatus);
2104         qemu_put_sbe32(f, s->ch[i].active);
2105         qemu_put_sbe32(f, s->ch[i].enable);
2106         qemu_put_sbe32(f, s->ch[i].sync);
2107         qemu_put_sbe32(f, s->ch[i].src_sync);
2108         qemu_put_sbe32(f, s->ch[i].pending_request);
2109         qemu_put_sbe32(f, s->ch[i].waiting_end_prog);
2110         qemu_put_be16(f, s->ch[i].cpc);
2111         qemu_put_sbe32(f, s->ch[i].set_update);
2112         qemu_put_sbe32(f, s->ch[i].fs);
2113         qemu_put_sbe32(f, s->ch[i].bs);
2114         qemu_put_sbe32(f, s->ch[i].omap_3_1_compatible_disable);
2115 #if TARGET_PHYS_ADDR_BITS == 32
2116         qemu_put_be32(f, s->ch[i].active_set.src);
2117         qemu_put_be32(f, s->ch[i].active_set.dest);
2118 #elif TARGET_PHYS_ADDR_BITS == 64
2119         qemu_put_be64(f, s->ch[i].active_set.src);
2120         qemu_put_be64(f, s->ch[i].active_set.dest);
2121 #else
2122 #error TARGET_PHYS_ADDR_BITS undefined
2123 #endif
2124         qemu_put_sbe32(f, s->ch[i].active_set.frame);
2125         qemu_put_sbe32(f, s->ch[i].active_set.element);
2126         qemu_put_sbe32(f, s->ch[i].active_set.pck_element);
2127         qemu_put_sbe32(f, s->ch[i].active_set.frame_delta[0]);
2128         qemu_put_sbe32(f, s->ch[i].active_set.frame_delta[1]);
2129         qemu_put_sbe32(f, s->ch[i].active_set.elem_delta[0]);
2130         qemu_put_sbe32(f, s->ch[i].active_set.elem_delta[1]);
2131         qemu_put_sbe32(f, s->ch[i].active_set.frames);
2132         qemu_put_sbe32(f, s->ch[i].active_set.elements);
2133         qemu_put_sbe32(f, s->ch[i].active_set.pck_elements);
2134         qemu_put_sbe32(f, s->ch[i].write_mode);
2135         qemu_put_sbe32(f, s->ch[i].priority);
2136         qemu_put_sbe32(f, s->ch[i].interleave_disabled);
2137         qemu_put_sbe32(f, s->ch[i].type);
2138         qemu_put_sbe32(f, s->ch[i].suspend);
2139         qemu_put_sbe32(f, s->ch[i].buf_disable);
2140     }
2141 }
2142
2143 static int omap_dma4_load_state(QEMUFile *f, void *opaque, int version_id)
2144 {
2145     struct omap_dma_s *s = (struct omap_dma_s *)opaque;
2146     int i, j;
2147
2148     if (version_id)
2149         return -EINVAL;
2150
2151     s->gcr = qemu_get_be32(f);
2152     s->ocp = qemu_get_be32(f);
2153     for (i = 0; i < 5; i++) {
2154         s->caps[i] = qemu_get_be32(f);
2155         if (i < 4) {
2156             s->irqen[i] = qemu_get_be32(f);
2157             s->irqstat[i] = qemu_get_be32(f);
2158         }
2159     }
2160     for (i = 0; i < 32; i++) {
2161         s->ch[i].elements = qemu_get_be32(f);
2162         s->ch[i].frames = qemu_get_be16(f);
2163         s->ch[i].data_type = qemu_get_sbe32(f);
2164         for (j = 0; j < 2; j++) {
2165             s->ch[i].burst[j] = qemu_get_sbe32(f);
2166             s->ch[i].pack[j] = qemu_get_sbe32(f);
2167             s->ch[i].endian[j] = qemu_get_sbe32(f);
2168             s->ch[i].endian_lock[j] = qemu_get_sbe32(f);
2169             s->ch[i].translate[j] = qemu_get_sbe32(f);
2170             s->ch[i].port[j] = qemu_get_sbe32(f);
2171 #if TARGET_PHYS_ADDR_BITS == 32
2172             s->ch[i].addr[j] = qemu_get_be32(f);
2173 #elif TARGET_PHYS_ADDR_BITS == 64
2174             s->ch[i].addr[j] = qemu_get_be64(f);
2175 #else
2176 #error TARGET_PHYS_ADDR_BITS undefined
2177 #endif
2178             s->ch[i].mode[j] = qemu_get_sbe32(f);
2179             s->ch[i].frame_index[j] = qemu_get_sbe32(f);
2180             s->ch[i].element_index[j] = qemu_get_sbe16(f);
2181         }
2182         s->ch[i].transparent_copy = qemu_get_sbe32(f);
2183         s->ch[i].constant_fill = qemu_get_sbe32(f);
2184         s->ch[i].color = qemu_get_be32(f);
2185         s->ch[i].prefetch = qemu_get_sbe32(f);
2186         s->ch[i].end_prog = qemu_get_sbe32(f);
2187         s->ch[i].repeat = qemu_get_sbe32(f);
2188         s->ch[i].auto_init = qemu_get_sbe32(f);
2189         s->ch[i].link_enabled = qemu_get_sbe32(f);
2190         s->ch[i].link_next_ch = qemu_get_sbe32(f);
2191         s->ch[i].interrupts = qemu_get_sbe32(f);
2192         s->ch[i].status = qemu_get_sbe32(f);
2193         s->ch[i].cstatus = qemu_get_sbe32(f);
2194         s->ch[i].active = qemu_get_sbe32(f);
2195         s->ch[i].enable = qemu_get_sbe32(f);
2196         s->ch[i].sync = qemu_get_sbe32(f);
2197         s->ch[i].src_sync = qemu_get_sbe32(f);
2198         s->ch[i].pending_request = qemu_get_sbe32(f);
2199         s->ch[i].waiting_end_prog = qemu_get_sbe32(f);
2200         s->ch[i].cpc = qemu_get_be16(f);
2201         s->ch[i].set_update = qemu_get_sbe32(f);
2202         s->ch[i].fs = qemu_get_sbe32(f);
2203         s->ch[i].bs = qemu_get_sbe32(f);
2204         s->ch[i].omap_3_1_compatible_disable = qemu_get_sbe32(f);
2205 #if TARGET_PHYS_ADDR_BITS == 32
2206         s->ch[i].active_set.src = qemu_get_be32(f);
2207         s->ch[i].active_set.dest = qemu_get_be32(f);
2208 #elif TARGET_PHYS_ADDR_BITS == 64
2209         s->ch[i].active_set.src = qemu_get_be64(f);
2210         s->ch[i].active_set.dest = qemu_get_be64(f);
2211 #else
2212 #error TARGET_PHYS_ADDR_BITS undefined
2213 #endif
2214         s->ch[i].active_set.frame = qemu_get_sbe32(f);
2215         s->ch[i].active_set.element = qemu_get_sbe32(f);
2216         s->ch[i].active_set.pck_element = qemu_get_sbe32(f);
2217         s->ch[i].active_set.frame_delta[0] = qemu_get_sbe32(f);
2218         s->ch[i].active_set.frame_delta[1] = qemu_get_sbe32(f);
2219         s->ch[i].active_set.elem_delta[0] = qemu_get_sbe32(f);
2220         s->ch[i].active_set.elem_delta[1] = qemu_get_sbe32(f);
2221         s->ch[i].active_set.frames = qemu_get_sbe32(f);
2222         s->ch[i].active_set.elements = qemu_get_sbe32(f);
2223         s->ch[i].active_set.pck_elements = qemu_get_sbe32(f);
2224         s->ch[i].write_mode = qemu_get_sbe32(f);
2225         s->ch[i].priority = qemu_get_sbe32(f);
2226         s->ch[i].interleave_disabled = qemu_get_sbe32(f);
2227         s->ch[i].type = qemu_get_sbe32(f);
2228         s->ch[i].suspend = qemu_get_sbe32(f);
2229         s->ch[i].buf_disable = qemu_get_sbe32(f);
2230     }
2231
2232     return 0;
2233 }
2234
2235 static struct omap_dma_s *omap_dma4_init_internal(struct omap_mpu_state_s *mpu,
2236                                                   qemu_irq *irqs,
2237                                                   int chans, int drq_count,
2238                                                   omap_clk iclk, omap_clk fclk)
2239 {
2240     int i;
2241     struct omap_dma_s *s = (struct omap_dma_s *)
2242         qemu_mallocz(sizeof(struct omap_dma_s));
2243
2244     s->model = omap_dma_4;
2245     s->chans = chans;
2246     s->mpu = mpu;
2247     s->clk = fclk;
2248
2249     s->dma = soc_dma_init(s->chans);
2250     s->dma->freq = omap_clk_getrate(fclk);
2251     s->dma->transfer_fn = omap_dma_transfer_generic;
2252     s->dma->setup_fn = omap_dma_transfer_setup;
2253     s->dma->drq = qemu_allocate_irqs(omap_dma_request, s, drq_count);
2254     s->dma->opaque = s;
2255     for (i = 0; i < s->chans; i ++) {
2256         s->ch[i].dma = &s->dma->ch[i];
2257         s->dma->ch[i].opaque = &s->ch[i];
2258     }
2259
2260     memcpy(&s->irq, irqs, sizeof(s->irq));
2261     s->intr_update = omap_dma_interrupts_4_update;
2262
2263     omap_dma_setcaps(s);
2264     omap_clk_adduser(s->clk, qemu_allocate_irqs(omap_dma_clk_update, s, 1)[0]);
2265     omap_dma_reset(s->dma);
2266     omap_dma_clk_update(s, 0, !!s->dma->freq);
2267
2268     mpu->drq = s->dma->drq;
2269
2270     register_savevm("omap_dma4", -1, 0,
2271                     omap_dma4_save_state, omap_dma4_load_state, s);
2272     return s;
2273 }
2274
2275 struct soc_dma_s *omap_dma4_init(target_phys_addr_t base, qemu_irq *irqs,
2276                 struct omap_mpu_state_s *mpu, int fifo,
2277                 int chans, omap_clk iclk, omap_clk fclk)
2278 {
2279     int iomemtype;
2280     struct omap_dma_s *s = omap_dma4_init_internal(mpu, irqs, chans, 64,
2281                                                    iclk, fclk);
2282
2283     iomemtype = cpu_register_io_memory(0, omap_dma4_readfn,
2284                     omap_dma4_writefn, s);
2285     cpu_register_physical_memory(base, 0x1000, iomemtype);
2286
2287     return s->dma;
2288 }
2289
2290 struct soc_dma_s *omap3_dma4_init(struct omap_target_agent_s *ta,
2291                                   struct omap_mpu_state_s *mpu,
2292                                   qemu_irq *irqs, int chans,
2293                                   omap_clk iclk, omap_clk fclk)
2294 {
2295     struct omap_dma_s *s = omap_dma4_init_internal(mpu, irqs, chans, 96,
2296                                                    iclk, fclk);
2297     omap_l4_attach(ta, 0, cpu_register_io_memory(0, omap_dma4_readfn,
2298                                                  omap_dma4_writefn, s));
2299     return s->dma;
2300 }
2301
2302 struct omap_dma_lcd_channel_s *omap_dma_get_lcdch(struct soc_dma_s *dma)
2303 {
2304     struct omap_dma_s *s = dma->opaque;
2305
2306     return &s->lcd_ch;
2307 }