git.maemo.org Git - qemu/blob - hw/omap_dma.c

   1 /*
   2  * TI OMAP DMA gigacell.
   3  *
   4  * Copyright (C) 2006-2008 Andrzej Zaborowski  <balrog@zabor.org>
   5  * Copyright (C) 2007-2008 Lauro Ramos Venancio  <lauro.venancio@indt.org.br>
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License along
  18  * with this program; if not, write to the Free Software Foundation, Inc.,
  19  * 51 Franklin Street, Fifth Floor, Boston, MA 02110-1301 USA.
  20  */
  21 #include "qemu-common.h"
  22 #include "qemu-timer.h"
  23 #include "omap.h"
  24 #include "irq.h"
  25 #include "soc_dma.h"
  26
  27 //#define OMAP_DMA_DEBUG
  28
  29 #ifdef OMAP_DMA_DEBUG
  30 #define TRACE(fmt,...) fprintf(stderr, "%s:" fmt "\n", __FUNCTION__, ##__VA_ARGS__)
  31 #else
  32 #define TRACE(...)
  33 #endif
  34
  35 struct omap_dma_channel_s {
  36     /* transfer data */
  37     int burst[2];
  38     int pack[2];
  39     int endian[2];
  40     int endian_lock[2];
  41     int translate[2];
  42     enum omap_dma_port port[2];
  43     target_phys_addr_t addr[2];
  44     omap_dma_addressing_t mode[2];
  45     uint32_t elements;
  46     uint16_t frames;
  47     int32_t frame_index[2];
  48     int16_t element_index[2];
  49     int data_type;
  50
  51     /* transfer type */
  52     int transparent_copy;
  53     int constant_fill;
  54     uint32_t color;
  55     int prefetch;
  56
  57     /* auto init and linked channel data */
  58     int end_prog;
  59     int repeat;
  60     int auto_init;
  61     int link_enabled;
  62     int link_next_ch;
  63
  64     /* interruption data */
  65     int interrupts;
  66     int status;
  67     int cstatus;
  68
  69     /* state data */
  70     int active;
  71     int enable;
  72     int sync;
  73     int src_sync;
  74     int pending_request;
  75     int waiting_end_prog;
  76     uint16_t cpc;
  77     int set_update;
  78
  79     /* sync type */
  80     int fs;
  81     int bs;
  82
  83     /* compatibility */
  84     int omap_3_1_compatible_disable;
  85
  86     qemu_irq irq;
  87     struct omap_dma_channel_s *sibling;
  88
  89     struct omap_dma_reg_set_s {
  90         target_phys_addr_t src, dest;
  91         int frame;
  92         int element;
  93         int pck_element;
  94         int frame_delta[2];
  95         int elem_delta[2];
  96         int frames;
  97         int elements;
  98         int pck_elements;
  99     } active_set;
 100
 101     struct soc_dma_ch_s *dma;
 102
 103     /* unused parameters */
 104     int write_mode;
 105     int priority;
 106     int interleave_disabled;
 107     int type;
 108     int suspend;
 109     int buf_disable;
 110 };
 111
 112 struct omap_dma_s {
 113     struct soc_dma_s *dma;
 114
 115     struct omap_mpu_state_s *mpu;
 116     omap_clk clk;
 117     qemu_irq irq[4];
 118     void (*intr_update)(struct omap_dma_s *s);
 119     enum omap_dma_model model;
 120     int omap_3_1_mapping_disabled;
 121
 122     uint32_t gcr;
 123     uint32_t ocp;
 124     uint32_t caps[5];
 125     uint32_t irqen[4];
 126     uint32_t irqstat[4];
 127
 128     int chans;
 129     struct omap_dma_channel_s ch[32];
 130     struct omap_dma_lcd_channel_s lcd_ch;
 131 };
 132
 133 /* Interrupts */
 134 #define TIMEOUT_INTR    (1 << 0)
 135 #define EVENT_DROP_INTR (1 << 1)
 136 #define HALF_FRAME_INTR (1 << 2)
 137 #define END_FRAME_INTR  (1 << 3)
 138 #define LAST_FRAME_INTR (1 << 4)
 139 #define END_BLOCK_INTR  (1 << 5)
 140 #define SYNC            (1 << 6)
 141 #define END_PKT_INTR    (1 << 7)
 142 #define TRANS_ERR_INTR  (1 << 8)
 143 #define MISALIGN_INTR   (1 << 11)
 144
 145 static inline void omap_dma_interrupts_update(struct omap_dma_s *s)
 146 {
 147     return s->intr_update(s);
 148 }
 149
 150 static void omap_dma_channel_load(struct omap_dma_channel_s *ch)
 151 {
 152     struct omap_dma_reg_set_s *a = &ch->active_set;
 153     int i, normal;
 154     int omap_3_1 = !ch->omap_3_1_compatible_disable;
 155
 156     /*
 157      * TODO: verify address ranges and alignment
 158      * TODO: port endianness
 159      */
 160
 161     a->src = ch->addr[0];
 162     a->dest = ch->addr[1];
 163     a->frames = ch->frames;
 164     a->elements = ch->elements;
 165     a->pck_elements = ch->frame_index[!ch->src_sync];
 166     a->frame = 0;
 167     a->element = 0;
 168     a->pck_element = 0;
 169
 170     if (unlikely(!ch->elements || !ch->frames)) {
 171         printf("%s: bad DMA request\n", __FUNCTION__);
 172         return;
 173     }
 174
 175     for (i = 0; i < 2; i ++)
 176         switch (ch->mode[i]) {
 177         case constant:
 178             a->elem_delta[i] = 0;
 179             a->frame_delta[i] = 0;
 180             break;
 181         case post_incremented:
 182             a->elem_delta[i] = ch->data_type;
 183             a->frame_delta[i] = 0;
 184             break;
 185         case single_index:
 186             a->elem_delta[i] = ch->data_type +
 187                     ch->element_index[omap_3_1 ? 0 : i] - 1;
 188             a->frame_delta[i] = 0;
 189             break;
 190         case double_index:
 191             a->elem_delta[i] = ch->data_type +
 192                     ch->element_index[omap_3_1 ? 0 : i] - 1;
 193             a->frame_delta[i] = ch->frame_index[omap_3_1 ? 0 : i] -
 194                     ch->element_index[omap_3_1 ? 0 : i];
 195             break;
 196         default:
 197             break;
 198         }
 199
 200     normal = !ch->transparent_copy && !ch->constant_fill &&
 201             /* FIFO is big-endian so either (ch->endian[n] == 1) OR
 202              * (ch->endian_lock[n] == 1) mean no endianism conversion.  */
 203             (ch->endian[0] | ch->endian_lock[0]) ==
 204             (ch->endian[1] | ch->endian_lock[1]);
 205     for (i = 0; i < 2; i ++) {
 206         /* TODO: for a->frame_delta[i] > 0 still use the fast path, just
 207          * limit min_elems in omap_dma_transfer_setup to the nearest frame
 208          * end.  */
 209         if (!a->elem_delta[i] && normal &&
 210                         (a->frames == 1 || !a->frame_delta[i]))
 211             ch->dma->type[i] = soc_dma_access_const;
 212         else if (a->elem_delta[i] == ch->data_type && normal &&
 213                         (a->frames == 1 || !a->frame_delta[i]))
 214             ch->dma->type[i] = soc_dma_access_linear;
 215         else
 216             ch->dma->type[i] = soc_dma_access_other;
 217
 218         ch->dma->vaddr[i] = ch->addr[i];
 219     }
 220     soc_dma_ch_update(ch->dma);
 221 }
 222
 223 static void omap_dma_activate_channel(struct omap_dma_s *s,
 224                 struct omap_dma_channel_s *ch)
 225 {
 226     if (!ch->active) {
 227         if (ch->set_update) {
 228             /* It's not clear when the active set is supposed to be
 229              * loaded from registers.  We're already loading it when the
 230              * channel is enabled, and for some guests this is not enough
 231              * but that may be also because of a race condition (no
 232              * delays in qemu) in the guest code, which we're just
 233              * working around here.  */
 234             omap_dma_channel_load(ch);
 235             ch->set_update = 0;
 236         }
 237
 238         ch->active = 1;
 239         soc_dma_set_request(ch->dma, 1);
 240         if (ch->sync)
 241             ch->status |= SYNC;
 242     }
 243 }
 244
 245 static void omap_dma_deactivate_channel(struct omap_dma_s *s,
 246                 struct omap_dma_channel_s *ch)
 247 {
 248     /* Update cpc */
 249     ch->cpc = ch->active_set.dest & 0xffff;
 250
 251     if (ch->pending_request && !ch->waiting_end_prog && ch->enable) {
 252         /* Don't deactivate the channel */
 253         ch->pending_request = 0;
 254         return;
 255     }
 256
 257     /* Don't deactive the channel if it is synchronized and the DMA request is
 258        active */
 259     if (ch->sync && ch->enable && (s->dma->drqbmp & (1 << ch->sync)))
 260         return;
 261
 262     if (ch->active) {
 263         ch->active = 0;
 264         ch->status &= ~SYNC;
 265         soc_dma_set_request(ch->dma, 0);
 266     }
 267 }
 268
 269 static void omap_dma_enable_channel(struct omap_dma_s *s,
 270                 struct omap_dma_channel_s *ch)
 271 {
 272     if (!ch->enable) {
 273         ch->enable = 1;
 274         ch->waiting_end_prog = 0;
 275         omap_dma_channel_load(ch);
 276         /* TODO: theoretically if ch->sync && ch->prefetch &&
 277          * !s->dma->drqbmp[ch->sync], we should also activate and fetch
 278          * from source and then stall until signalled.  */
 279         if ((!ch->sync) || (s->dma->drqbmp & (1 << ch->sync)))
 280             omap_dma_activate_channel(s, ch);
 281     }
 282 }
 283
 284 static void omap_dma_disable_channel(struct omap_dma_s *s,
 285                 struct omap_dma_channel_s *ch)
 286 {
 287     if (ch->enable) {
 288         ch->enable = 0;
 289         /* Discard any pending request */
 290         ch->pending_request = 0;
 291         omap_dma_deactivate_channel(s, ch);
 292     }
 293 }
 294
 295 static void omap_dma_channel_end_prog(struct omap_dma_s *s,
 296                 struct omap_dma_channel_s *ch)
 297 {
 298     if (ch->waiting_end_prog) {
 299         ch->waiting_end_prog = 0;
 300         if (!ch->sync || ch->pending_request) {
 301             ch->pending_request = 0;
 302             omap_dma_activate_channel(s, ch);
 303         }
 304     }
 305 }
 306
 307 static void omap_dma_interrupts_3_1_update(struct omap_dma_s *s)
 308 {
 309     struct omap_dma_channel_s *ch = s->ch;
 310
 311     /* First three interrupts are shared between two channels each. */
 312     if (ch[0].status | ch[6].status)
 313         qemu_irq_raise(ch[0].irq);
 314     if (ch[1].status | ch[7].status)
 315         qemu_irq_raise(ch[1].irq);
 316     if (ch[2].status | ch[8].status)
 317         qemu_irq_raise(ch[2].irq);
 318     if (ch[3].status)
 319         qemu_irq_raise(ch[3].irq);
 320     if (ch[4].status)
 321         qemu_irq_raise(ch[4].irq);
 322     if (ch[5].status)
 323         qemu_irq_raise(ch[5].irq);
 324 }
 325
 326 static void omap_dma_interrupts_3_2_update(struct omap_dma_s *s)
 327 {
 328     struct omap_dma_channel_s *ch = s->ch;
 329     int i;
 330
 331     for (i = s->chans; i; ch ++, i --)
 332         if (ch->status)
 333             qemu_irq_raise(ch->irq);
 334 }
 335
 336 static void omap_dma_enable_3_1_mapping(struct omap_dma_s *s)
 337 {
 338     s->omap_3_1_mapping_disabled = 0;
 339     s->chans = 9;
 340     s->intr_update = omap_dma_interrupts_3_1_update;
 341 }
 342
 343 static void omap_dma_disable_3_1_mapping(struct omap_dma_s *s)
 344 {
 345     s->omap_3_1_mapping_disabled = 1;
 346     s->chans = 16;
 347     s->intr_update = omap_dma_interrupts_3_2_update;
 348 }
 349
 350 static void omap_dma_process_request(struct omap_dma_s *s, int request)
 351 {
 352     int channel;
 353     int drop_event = 0;
 354     struct omap_dma_channel_s *ch = s->ch;
 355
 356     for (channel = 0; channel < s->chans; channel ++, ch ++) {
 357         if (ch->enable && ch->sync == request) {
 358             if (!ch->active)
 359                 omap_dma_activate_channel(s, ch);
 360             else if (!ch->pending_request)
 361                 ch->pending_request = 1;
 362             else {
 363                 /* Request collision */
 364                 /* Second request received while processing other request */
 365                 ch->status |= EVENT_DROP_INTR;
 366                 drop_event = 1;
 367             }
 368         }
 369     }
 370
 371     if (drop_event)
 372         omap_dma_interrupts_update(s);
 373 }
 374
 375 static void omap_dma_transfer_generic(struct soc_dma_ch_s *dma)
 376 {
 377     uint8_t value[4];
 378     struct omap_dma_channel_s *ch = dma->opaque;
 379     struct omap_dma_reg_set_s *a = &ch->active_set;
 380     int bytes = dma->bytes;
 381 #ifdef MULTI_REQ
 382     uint16_t status = ch->status;
 383 #endif
 384
 385     TRACE("frame %d", a->frame);
 386     do {
 387         /* Transfer a single element */
 388         /* FIXME: check the endianness */
 389         if (!ch->constant_fill)
 390             cpu_physical_memory_read(a->src, value, ch->data_type);
 391         else
 392             *(uint32_t *) value = ch->color;
 393
 394         if (!ch->transparent_copy || *(uint32_t *) value != ch->color)
 395             cpu_physical_memory_write(a->dest, value, ch->data_type);
 396
 397         a->src += a->elem_delta[0];
 398         a->dest += a->elem_delta[1];
 399         a->element ++;
 400
 401 #ifndef MULTI_REQ
 402         if (a->element == a->elements) {
 403             /* End of Frame */
 404             a->element = 0;
 405             a->src += a->frame_delta[0];
 406             a->dest += a->frame_delta[1];
 407             a->frame ++;
 408
 409             /* If the channel is async, update cpc */
 410             if (!ch->sync)
 411                 ch->cpc = a->dest & 0xffff;
 412         }
 413     } while ((bytes -= ch->data_type));
 414 #else
 415         /* If the channel is element synchronized, deactivate it */
 416         if (ch->sync && !ch->fs && !ch->bs)
 417             omap_dma_deactivate_channel(s, ch);
 418
 419         /* If it is the last frame, set the LAST_FRAME interrupt */
 420         if (a->element == 1 && a->frame == a->frames - 1)
 421             if (ch->interrupts & LAST_FRAME_INTR)
 422                 ch->status |= LAST_FRAME_INTR;
 423
 424         /* If the half of the frame was reached, set the HALF_FRAME
 425            interrupt */
 426         if (a->element == (a->elements >> 1))
 427             if (ch->interrupts & HALF_FRAME_INTR)
 428                 ch->status |= HALF_FRAME_INTR;
 429
 430         if (ch->fs && ch->bs) {
 431             a->pck_element ++;
 432             /* Check if a full packet has beed transferred.  */
 433             if (a->pck_element == a->pck_elements) {
 434                 a->pck_element = 0;
 435
 436                 /* Set the END_PKT interrupt */
 437                 if ((ch->interrupts & END_PKT_INTR) && !ch->src_sync)
 438                     ch->status |= END_PKT_INTR;
 439
 440                 /* If the channel is packet-synchronized, deactivate it */
 441                 if (ch->sync)
 442                     omap_dma_deactivate_channel(s, ch);
 443             }
 444         }
 445
 446         if (a->element == a->elements) {
 447             /* End of Frame */
 448             a->element = 0;
 449             a->src += a->frame_delta[0];
 450             a->dest += a->frame_delta[1];
 451             a->frame ++;
 452
 453             /* If the channel is frame synchronized, deactivate it */
 454             if (ch->sync && ch->fs && !ch->bs)
 455                 omap_dma_deactivate_channel(s, ch);
 456
 457             /* If the channel is async, update cpc */
 458             if (!ch->sync)
 459                 ch->cpc = a->dest & 0xffff;
 460
 461             /* Set the END_FRAME interrupt */
 462             if (ch->interrupts & END_FRAME_INTR)
 463                 ch->status |= END_FRAME_INTR;
 464
 465             if (a->frame == a->frames) {
 466                 /* End of Block */
 467                 /* Disable the channel */
 468
 469                 if (ch->omap_3_1_compatible_disable) {
 470                     omap_dma_disable_channel(s, ch);
 471                     if (ch->link_enabled)
 472                         omap_dma_enable_channel(s,
 473                                         &s->ch[ch->link_next_ch]);
 474                 } else {
 475                     if (!ch->auto_init)
 476                         omap_dma_disable_channel(s, ch);
 477                     else if (ch->repeat || ch->end_prog)
 478                         omap_dma_channel_load(ch);
 479                     else {
 480                         ch->waiting_end_prog = 1;
 481                         omap_dma_deactivate_channel(s, ch);
 482                     }
 483                 }
 484
 485                 if (ch->interrupts & END_BLOCK_INTR)
 486                     ch->status |= END_BLOCK_INTR;
 487             }
 488         }
 489     } while (status == ch->status && ch->active);
 490
 491     omap_dma_interrupts_update(s);
 492 #endif
 493 }
 494
 495 enum {
 496     omap_dma_intr_element_sync,
 497     omap_dma_intr_last_frame,
 498     omap_dma_intr_half_frame,
 499     omap_dma_intr_frame,
 500     omap_dma_intr_frame_sync,
 501     omap_dma_intr_packet,
 502     omap_dma_intr_packet_sync,
 503     omap_dma_intr_block,
 504     __omap_dma_intr_last,
 505 };
 506
 507 static void omap_dma_transfer_setup(struct soc_dma_ch_s *dma)
 508 {
 509     struct omap_dma_port_if_s *src_p, *dest_p;
 510     struct omap_dma_reg_set_s *a;
 511     struct omap_dma_channel_s *ch = dma->opaque;
 512     struct omap_dma_s *s = dma->dma->opaque;
 513     int frames, min_elems, elements[__omap_dma_intr_last];
 514
 515     a = &ch->active_set;
 516
 517     src_p = &s->mpu->port[ch->port[0]];
 518     dest_p = &s->mpu->port[ch->port[1]];
 519     if ((!ch->constant_fill && !src_p->addr_valid(s->mpu, a->src)) ||
 520                     (!dest_p->addr_valid(s->mpu, a->dest))) {
 521 #if 0
 522         /* Bus time-out */
 523         if (ch->interrupts & TIMEOUT_INTR)
 524             ch->status |= TIMEOUT_INTR;
 525         omap_dma_deactivate_channel(s, ch);
 526         continue;
 527 #endif
 528         printf("%s: Bus time-out in DMA%i operation\n",
 529                         __FUNCTION__, dma->num);
 530     }
 531
 532     min_elems = INT_MAX;
 533
 534     /* Check all the conditions that terminate the transfer starting
 535      * with those that can occur the soonest.  */
 536 #define INTR_CHECK(cond, id, nelements) \
 537     if (cond) {                 \
 538         elements[id] = nelements;       \
 539         if (elements[id] < min_elems)   \
 540             min_elems = elements[id];   \
 541     } else                              \
 542         elements[id] = INT_MAX;
 543
 544     /* Elements */
 545     INTR_CHECK(
 546                     ch->sync && !ch->fs && !ch->bs,
 547                     omap_dma_intr_element_sync,
 548                     1)
 549
 550     /* Frames */
 551     /* TODO: for transfers where entire frames can be read and written
 552      * using memcpy() but a->frame_delta is non-zero, try to still do
 553      * transfers using soc_dma but limit min_elems to a->elements - ...
 554      * See also the TODO in omap_dma_channel_load.  */
 555     INTR_CHECK(
 556                     (ch->interrupts & LAST_FRAME_INTR) &&
 557                     ((a->frame < a->frames - 1) || !a->element),
 558                     omap_dma_intr_last_frame,
 559                     (a->frames - a->frame - 2) * a->elements +
 560                     (a->elements - a->element + 1))
 561     INTR_CHECK(
 562                     ch->interrupts & HALF_FRAME_INTR,
 563                     omap_dma_intr_half_frame,
 564                     (a->elements >> 1) +
 565                     (a->element >= (a->elements >> 1) ? a->elements : 0) -
 566                     a->element)
 567     INTR_CHECK(
 568                     ch->sync && ch->fs && (ch->interrupts & END_FRAME_INTR),
 569                     omap_dma_intr_frame,
 570                     a->elements - a->element)
 571     INTR_CHECK(
 572                     ch->sync && ch->fs && !ch->bs,
 573                     omap_dma_intr_frame_sync,
 574                     a->elements - a->element)
 575
 576     /* Packets */
 577     INTR_CHECK(
 578                     ch->fs && ch->bs &&
 579                     (ch->interrupts & END_PKT_INTR) && !ch->src_sync,
 580                     omap_dma_intr_packet,
 581                     a->pck_elements - a->pck_element)
 582     INTR_CHECK(
 583                     ch->fs && ch->bs && ch->sync,
 584                     omap_dma_intr_packet_sync,
 585                     a->pck_elements - a->pck_element)
 586
 587     /* Blocks */
 588     INTR_CHECK(
 589                     1,
 590                     omap_dma_intr_block,
 591                     (a->frames - a->frame - 1) * a->elements +
 592                     (a->elements - a->element))
 593
 594     dma->bytes = min_elems * ch->data_type;
 595
 596     /* Set appropriate interrupts and/or deactivate channels */
 597
 598 #ifdef MULTI_REQ
 599     /* TODO: should all of this only be done if dma->update, and otherwise
 600      * inside omap_dma_transfer_generic below - check what's faster.  */
 601     if (dma->update) {
 602 #endif
 603
 604     /* If the channel is element synchronized, deactivate it */
 605     if (min_elems == elements[omap_dma_intr_element_sync])
 606         omap_dma_deactivate_channel(s, ch);
 607
 608     /* If it is the last frame, set the LAST_FRAME interrupt */
 609     if (min_elems == elements[omap_dma_intr_last_frame])
 610         ch->status |= LAST_FRAME_INTR;
 611
 612     /* If exactly half of the frame was reached, set the HALF_FRAME
 613        interrupt */
 614     if (min_elems == elements[omap_dma_intr_half_frame])
 615         ch->status |= HALF_FRAME_INTR;
 616
 617     /* If a full packet has been transferred, set the END_PKT interrupt */
 618     if (min_elems == elements[omap_dma_intr_packet])
 619         ch->status |= END_PKT_INTR;
 620
 621     /* If the channel is packet-synchronized, deactivate it */
 622     if (min_elems == elements[omap_dma_intr_packet_sync])
 623         omap_dma_deactivate_channel(s, ch);
 624
 625     /* If the channel is frame synchronized, deactivate it */
 626     if (min_elems == elements[omap_dma_intr_frame_sync])
 627         omap_dma_deactivate_channel(s, ch);
 628
 629     /* Set the END_FRAME interrupt */
 630     if (min_elems == elements[omap_dma_intr_frame])
 631         ch->status |= END_FRAME_INTR;
 632
 633     if (min_elems == elements[omap_dma_intr_block]) {
 634         /* End of Block */
 635         /* Disable the channel */
 636
 637         if (ch->omap_3_1_compatible_disable) {
 638             omap_dma_disable_channel(s, ch);
 639             if (ch->link_enabled)
 640                 omap_dma_enable_channel(s, &s->ch[ch->link_next_ch]);
 641         } else {
 642             if (!ch->auto_init)
 643                 omap_dma_disable_channel(s, ch);
 644             else if (ch->repeat || ch->end_prog)
 645                 omap_dma_channel_load(ch);
 646             else {
 647                 ch->waiting_end_prog = 1;
 648                 omap_dma_deactivate_channel(s, ch);
 649             }
 650         }
 651
 652         if (ch->interrupts & END_BLOCK_INTR)
 653             ch->status |= END_BLOCK_INTR;
 654     }
 655
 656     /* Update packet number */
 657     if (ch->fs && ch->bs) {
 658         a->pck_element += min_elems;
 659         a->pck_element %= a->pck_elements;
 660     }
 661
 662     /* TODO: check if we really need to update anything here or perhaps we
 663      * can skip part of this.  */
 664 #ifndef MULTI_REQ
 665     if (dma->update) {
 666 #endif
 667         a->element += min_elems;
 668
 669         frames     = a->element / a->elements;
 670         a->element = a->element % a->elements;
 671         a->frame  += frames;
 672         a->src    += min_elems * a->elem_delta[0] + frames * a->frame_delta[0];
 673         a->dest   += min_elems * a->elem_delta[1] + frames * a->frame_delta[1];
 674
 675         /* If the channel is async, update cpc */
 676         if (!ch->sync && frames)
 677             ch->cpc = a->dest & 0xffff;
 678
 679         /* TODO: if the destination port is IMIF or EMIFF, set the dirty
 680          * bits on it.  */
 681     }
 682
 683     omap_dma_interrupts_update(s);
 684 }
 685
 686 void omap_dma_reset(struct soc_dma_s *dma)
 687 {
 688     int i;
 689     struct omap_dma_s *s = dma->opaque;
 690
 691     soc_dma_reset(s->dma);
 692     if (s->model < omap_dma_4)
 693         s->gcr = 0x0004;
 694     else
 695         s->gcr = 0x00010010;
 696     s->ocp = 0x00000000;
 697     memset(&s->irqstat, 0, sizeof(s->irqstat));
 698     memset(&s->irqen, 0, sizeof(s->irqen));
 699     s->lcd_ch.src = emiff;
 700     s->lcd_ch.condition = 0;
 701     s->lcd_ch.interrupts = 0;
 702     s->lcd_ch.dual = 0;
 703     if (s->model < omap_dma_4)
 704         omap_dma_enable_3_1_mapping(s);
 705     for (i = 0; i < s->chans; i ++) {
 706         s->ch[i].suspend = 0;
 707         s->ch[i].prefetch = 0;
 708         s->ch[i].buf_disable = 0;
 709         s->ch[i].src_sync = 0;
 710         memset(&s->ch[i].burst, 0, sizeof(s->ch[i].burst));
 711         memset(&s->ch[i].port, 0, sizeof(s->ch[i].port));
 712         memset(&s->ch[i].mode, 0, sizeof(s->ch[i].mode));
 713         memset(&s->ch[i].frame_index, 0, sizeof(s->ch[i].frame_index));
 714         memset(&s->ch[i].element_index, 0, sizeof(s->ch[i].element_index));
 715         memset(&s->ch[i].endian, 0, sizeof(s->ch[i].endian));
 716         memset(&s->ch[i].endian_lock, 0, sizeof(s->ch[i].endian_lock));
 717         memset(&s->ch[i].translate, 0, sizeof(s->ch[i].translate));
 718         s->ch[i].write_mode = 0;
 719         s->ch[i].data_type = 0;
 720         s->ch[i].transparent_copy = 0;
 721         s->ch[i].constant_fill = 0;
 722         s->ch[i].color = 0x00000000;
 723         s->ch[i].end_prog = 0;
 724         s->ch[i].repeat = 0;
 725         s->ch[i].auto_init = 0;
 726         s->ch[i].link_enabled = 0;
 727         if (s->model < omap_dma_4)
 728             s->ch[i].interrupts = 0x0003;
 729         else
 730             s->ch[i].interrupts = 0x0000;
 731         s->ch[i].status = 0;
 732         s->ch[i].cstatus = 0;
 733         s->ch[i].active = 0;
 734         s->ch[i].enable = 0;
 735         s->ch[i].sync = 0;
 736         s->ch[i].pending_request = 0;
 737         s->ch[i].waiting_end_prog = 0;
 738         s->ch[i].cpc = 0x0000;
 739         s->ch[i].fs = 0;
 740         s->ch[i].bs = 0;
 741         s->ch[i].omap_3_1_compatible_disable = 0;
 742         memset(&s->ch[i].active_set, 0, sizeof(s->ch[i].active_set));
 743         s->ch[i].priority = 0;
 744         s->ch[i].interleave_disabled = 0;
 745         s->ch[i].type = 0;
 746     }
 747 }
 748
 749 static int omap_dma_ch_reg_read(struct omap_dma_s *s,
 750                 struct omap_dma_channel_s *ch, int reg, uint16_t *value)
 751 {
 752     switch (reg) {
 753     case 0x00:  /* SYS_DMA_CSDP_CH0 */
 754         *value = (ch->burst[1] << 14) |
 755                 (ch->pack[1] << 13) |
 756                 (ch->port[1] << 9) |
 757                 (ch->burst[0] << 7) |
 758                 (ch->pack[0] << 6) |
 759                 (ch->port[0] << 2) |
 760                 (ch->data_type >> 1);
 761         break;
 762
 763     case 0x02:  /* SYS_DMA_CCR_CH0 */
 764         if (s->model <= omap_dma_3_1)
 765             *value = 0 << 10;                   /* FIFO_FLUSH reads as 0 */
 766         else
 767             *value = ch->omap_3_1_compatible_disable << 10;
 768         *value |= (ch->mode[1] << 14) |
 769                 (ch->mode[0] << 12) |
 770                 (ch->end_prog << 11) |
 771                 (ch->repeat << 9) |
 772                 (ch->auto_init << 8) |
 773                 (ch->enable << 7) |
 774                 (ch->priority << 6) |
 775                 (ch->fs << 5) | ch->sync;
 776         break;
 777
 778     case 0x04:  /* SYS_DMA_CICR_CH0 */
 779         *value = ch->interrupts;
 780         break;
 781
 782     case 0x06:  /* SYS_DMA_CSR_CH0 */
 783         *value = ch->status;
 784         ch->status &= SYNC;
 785         if (!ch->omap_3_1_compatible_disable && ch->sibling) {
 786             *value |= (ch->sibling->status & 0x3f) << 6;
 787             ch->sibling->status &= SYNC;
 788         }
 789         qemu_irq_lower(ch->irq);
 790         break;
 791
 792     case 0x08:  /* SYS_DMA_CSSA_L_CH0 */
 793         *value = ch->addr[0] & 0x0000ffff;
 794         break;
 795
 796     case 0x0a:  /* SYS_DMA_CSSA_U_CH0 */
 797         *value = ch->addr[0] >> 16;
 798         break;
 799
 800     case 0x0c:  /* SYS_DMA_CDSA_L_CH0 */
 801         *value = ch->addr[1] & 0x0000ffff;
 802         break;
 803
 804     case 0x0e:  /* SYS_DMA_CDSA_U_CH0 */
 805         *value = ch->addr[1] >> 16;
 806         break;
 807
 808     case 0x10:  /* SYS_DMA_CEN_CH0 */
 809         *value = ch->elements;
 810         break;
 811
 812     case 0x12:  /* SYS_DMA_CFN_CH0 */
 813         *value = ch->frames;
 814         break;
 815
 816     case 0x14:  /* SYS_DMA_CFI_CH0 */
 817         *value = ch->frame_index[0];
 818         break;
 819
 820     case 0x16:  /* SYS_DMA_CEI_CH0 */
 821         *value = ch->element_index[0];
 822         break;
 823
 824     case 0x18:  /* SYS_DMA_CPC_CH0 or DMA_CSAC */
 825         if (ch->omap_3_1_compatible_disable)
 826             *value = ch->active_set.src & 0xffff;       /* CSAC */
 827         else
 828             *value = ch->cpc;
 829         break;
 830
 831     case 0x1a:  /* DMA_CDAC */
 832         *value = ch->active_set.dest & 0xffff;  /* CDAC */
 833         break;
 834
 835     case 0x1c:  /* DMA_CDEI */
 836         *value = ch->element_index[1];
 837         break;
 838
 839     case 0x1e:  /* DMA_CDFI */
 840         *value = ch->frame_index[1];
 841         break;
 842
 843     case 0x20:  /* DMA_COLOR_L */
 844         *value = ch->color & 0xffff;
 845         break;
 846
 847     case 0x22:  /* DMA_COLOR_U */
 848         *value = ch->color >> 16;
 849         break;
 850
 851     case 0x24:  /* DMA_CCR2 */
 852         *value = (ch->bs << 2) |
 853                 (ch->transparent_copy << 1) |
 854                 ch->constant_fill;
 855         break;
 856
 857     case 0x28:  /* DMA_CLNK_CTRL */
 858         *value = (ch->link_enabled << 15) |
 859                 (ch->link_next_ch & 0xf);
 860         break;
 861
 862     case 0x2a:  /* DMA_LCH_CTRL */
 863         *value = (ch->interleave_disabled << 15) |
 864                 ch->type;
 865         break;
 866
 867     default:
 868         return 1;
 869     }
 870     return 0;
 871 }
 872
 873 static int omap_dma_ch_reg_write(struct omap_dma_s *s,
 874                 struct omap_dma_channel_s *ch, int reg, uint16_t value)
 875 {
 876     switch (reg) {
 877     case 0x00:  /* SYS_DMA_CSDP_CH0 */
 878         ch->burst[1] = (value & 0xc000) >> 14;
 879         ch->pack[1] = (value & 0x2000) >> 13;
 880         ch->port[1] = (enum omap_dma_port) ((value & 0x1e00) >> 9);
 881         ch->burst[0] = (value & 0x0180) >> 7;
 882         ch->pack[0] = (value & 0x0040) >> 6;
 883         ch->port[0] = (enum omap_dma_port) ((value & 0x003c) >> 2);
 884         ch->data_type = 1 << (value & 3);
 885         if (ch->port[0] >= __omap_dma_port_last)
 886             printf("%s: invalid DMA port %i\n", __FUNCTION__,
 887                             ch->port[0]);
 888         if (ch->port[1] >= __omap_dma_port_last)
 889             printf("%s: invalid DMA port %i\n", __FUNCTION__,
 890                             ch->port[1]);
 891         if ((value & 3) == 3)
 892             printf("%s: bad data_type for DMA channel\n", __FUNCTION__);
 893         break;
 894
 895     case 0x02:  /* SYS_DMA_CCR_CH0 */
 896         ch->mode[1] = (omap_dma_addressing_t) ((value & 0xc000) >> 14);
 897         ch->mode[0] = (omap_dma_addressing_t) ((value & 0x3000) >> 12);
 898         ch->end_prog = (value & 0x0800) >> 11;
 899         if (s->model >= omap_dma_3_2)
 900             ch->omap_3_1_compatible_disable  = (value >> 10) & 0x1;
 901         ch->repeat = (value & 0x0200) >> 9;
 902         ch->auto_init = (value & 0x0100) >> 8;
 903         ch->priority = (value & 0x0040) >> 6;
 904         ch->fs = (value & 0x0020) >> 5;
 905         ch->sync = value & 0x001f;
 906
 907         if (value & 0x0080)
 908             omap_dma_enable_channel(s, ch);
 909         else
 910             omap_dma_disable_channel(s, ch);
 911
 912         if (ch->end_prog)
 913             omap_dma_channel_end_prog(s, ch);
 914
 915         break;
 916
 917     case 0x04:  /* SYS_DMA_CICR_CH0 */
 918         ch->interrupts = value & 0x3f;
 919         break;
 920
 921     case 0x06:  /* SYS_DMA_CSR_CH0 */
 922         OMAP_RO_REG((target_phys_addr_t) reg);
 923         break;
 924
 925     case 0x08:  /* SYS_DMA_CSSA_L_CH0 */
 926         ch->addr[0] &= 0xffff0000;
 927         ch->addr[0] |= value;
 928         break;
 929
 930     case 0x0a:  /* SYS_DMA_CSSA_U_CH0 */
 931         ch->addr[0] &= 0x0000ffff;
 932         ch->addr[0] |= (uint32_t) value << 16;
 933         break;
 934
 935     case 0x0c:  /* SYS_DMA_CDSA_L_CH0 */
 936         ch->addr[1] &= 0xffff0000;
 937         ch->addr[1] |= value;
 938         break;
 939
 940     case 0x0e:  /* SYS_DMA_CDSA_U_CH0 */
 941         ch->addr[1] &= 0x0000ffff;
 942         ch->addr[1] |= (uint32_t) value << 16;
 943         break;
 944
 945     case 0x10:  /* SYS_DMA_CEN_CH0 */
 946         ch->elements = value;
 947         break;
 948
 949     case 0x12:  /* SYS_DMA_CFN_CH0 */
 950         ch->frames = value;
 951         break;
 952
 953     case 0x14:  /* SYS_DMA_CFI_CH0 */
 954         ch->frame_index[0] = (int16_t) value;
 955         break;
 956
 957     case 0x16:  /* SYS_DMA_CEI_CH0 */
 958         ch->element_index[0] = (int16_t) value;
 959         break;
 960
 961     case 0x18:  /* SYS_DMA_CPC_CH0 or DMA_CSAC */
 962         OMAP_RO_REG((target_phys_addr_t) reg);
 963         break;
 964
 965     case 0x1c:  /* DMA_CDEI */
 966         ch->element_index[1] = (int16_t) value;
 967         break;
 968
 969     case 0x1e:  /* DMA_CDFI */
 970         ch->frame_index[1] = (int16_t) value;
 971         break;
 972
 973     case 0x20:  /* DMA_COLOR_L */
 974         ch->color &= 0xffff0000;
 975         ch->color |= value;
 976         break;
 977
 978     case 0x22:  /* DMA_COLOR_U */
 979         ch->color &= 0xffff;
 980         ch->color |= value << 16;
 981         break;
 982
 983     case 0x24:  /* DMA_CCR2 */
 984         ch->bs = (value >> 2) & 0x1;
 985         ch->transparent_copy = (value >> 1) & 0x1;
 986         ch->constant_fill = value & 0x1;
 987         break;
 988
 989     case 0x28:  /* DMA_CLNK_CTRL */
 990         ch->link_enabled = (value >> 15) & 0x1;
 991         if (value & (1 << 14)) {                        /* Stop_Lnk */
 992             ch->link_enabled = 0;
 993             omap_dma_disable_channel(s, ch);
 994         }
 995         ch->link_next_ch = value & 0x1f;
 996         break;
 997
 998     case 0x2a:  /* DMA_LCH_CTRL */
 999         ch->interleave_disabled = (value >> 15) & 0x1;
1000         ch->type = value & 0xf;
1001         break;
1002
1003     default:
1004         return 1;
1005     }
1006     return 0;
1007 }
1008
1009 static int omap_dma_3_2_lcd_write(struct omap_dma_lcd_channel_s *s, int offset,
1010                 uint16_t value)
1011 {
1012     switch (offset) {
1013     case 0xbc0: /* DMA_LCD_CSDP */
1014         s->brust_f2 = (value >> 14) & 0x3;
1015         s->pack_f2 = (value >> 13) & 0x1;
1016         s->data_type_f2 = (1 << ((value >> 11) & 0x3));
1017         s->brust_f1 = (value >> 7) & 0x3;
1018         s->pack_f1 = (value >> 6) & 0x1;
1019         s->data_type_f1 = (1 << ((value >> 0) & 0x3));
1020         break;
1021
1022     case 0xbc2: /* DMA_LCD_CCR */
1023         s->mode_f2 = (value >> 14) & 0x3;
1024         s->mode_f1 = (value >> 12) & 0x3;
1025         s->end_prog = (value >> 11) & 0x1;
1026         s->omap_3_1_compatible_disable = (value >> 10) & 0x1;
1027         s->repeat = (value >> 9) & 0x1;
1028         s->auto_init = (value >> 8) & 0x1;
1029         s->running = (value >> 7) & 0x1;
1030         s->priority = (value >> 6) & 0x1;
1031         s->bs = (value >> 4) & 0x1;
1032         break;
1033
1034     case 0xbc4: /* DMA_LCD_CTRL */
1035         s->dst = (value >> 8) & 0x1;
1036         s->src = ((value >> 6) & 0x3) << 1;
1037         s->condition = 0;
1038         /* Assume no bus errors and thus no BUS_ERROR irq bits.  */
1039         s->interrupts = (value >> 1) & 1;
1040         s->dual = value & 1;
1041         break;
1042
1043     case 0xbc8: /* TOP_B1_L */
1044         s->src_f1_top &= 0xffff0000;
1045         s->src_f1_top |= 0x0000ffff & value;
1046         break;
1047
1048     case 0xbca: /* TOP_B1_U */
1049         s->src_f1_top &= 0x0000ffff;
1050         s->src_f1_top |= value << 16;
1051         break;
1052
1053     case 0xbcc: /* BOT_B1_L */
1054         s->src_f1_bottom &= 0xffff0000;
1055         s->src_f1_bottom |= 0x0000ffff & value;
1056         break;
1057
1058     case 0xbce: /* BOT_B1_U */
1059         s->src_f1_bottom &= 0x0000ffff;
1060         s->src_f1_bottom |= (uint32_t) value << 16;
1061         break;
1062
1063     case 0xbd0: /* TOP_B2_L */
1064         s->src_f2_top &= 0xffff0000;
1065         s->src_f2_top |= 0x0000ffff & value;
1066         break;
1067
1068     case 0xbd2: /* TOP_B2_U */
1069         s->src_f2_top &= 0x0000ffff;
1070         s->src_f2_top |= (uint32_t) value << 16;
1071         break;
1072
1073     case 0xbd4: /* BOT_B2_L */
1074         s->src_f2_bottom &= 0xffff0000;
1075         s->src_f2_bottom |= 0x0000ffff & value;
1076         break;
1077
1078     case 0xbd6: /* BOT_B2_U */
1079         s->src_f2_bottom &= 0x0000ffff;
1080         s->src_f2_bottom |= (uint32_t) value << 16;
1081         break;
1082
1083     case 0xbd8: /* DMA_LCD_SRC_EI_B1 */
1084         s->element_index_f1 = value;
1085         break;
1086
1087     case 0xbda: /* DMA_LCD_SRC_FI_B1_L */
1088         s->frame_index_f1 &= 0xffff0000;
1089         s->frame_index_f1 |= 0x0000ffff & value;
1090         break;
1091
1092     case 0xbf4: /* DMA_LCD_SRC_FI_B1_U */
1093         s->frame_index_f1 &= 0x0000ffff;
1094         s->frame_index_f1 |= (uint32_t) value << 16;
1095         break;
1096
1097     case 0xbdc: /* DMA_LCD_SRC_EI_B2 */
1098         s->element_index_f2 = value;
1099         break;
1100
1101     case 0xbde: /* DMA_LCD_SRC_FI_B2_L */
1102         s->frame_index_f2 &= 0xffff0000;
1103         s->frame_index_f2 |= 0x0000ffff & value;
1104         break;
1105
1106     case 0xbf6: /* DMA_LCD_SRC_FI_B2_U */
1107         s->frame_index_f2 &= 0x0000ffff;
1108         s->frame_index_f2 |= (uint32_t) value << 16;
1109         break;
1110
1111     case 0xbe0: /* DMA_LCD_SRC_EN_B1 */
1112         s->elements_f1 = value;
1113         break;
1114
1115     case 0xbe4: /* DMA_LCD_SRC_FN_B1 */
1116         s->frames_f1 = value;
1117         break;
1118
1119     case 0xbe2: /* DMA_LCD_SRC_EN_B2 */
1120         s->elements_f2 = value;
1121         break;
1122
1123     case 0xbe6: /* DMA_LCD_SRC_FN_B2 */
1124         s->frames_f2 = value;
1125         break;
1126
1127     case 0xbea: /* DMA_LCD_LCH_CTRL */
1128         s->lch_type = value & 0xf;
1129         break;
1130
1131     default:
1132         return 1;
1133     }
1134     return 0;
1135 }
1136
1137 static int omap_dma_3_2_lcd_read(struct omap_dma_lcd_channel_s *s, int offset,
1138                 uint16_t *ret)
1139 {
1140     switch (offset) {
1141     case 0xbc0: /* DMA_LCD_CSDP */
1142         *ret = (s->brust_f2 << 14) |
1143             (s->pack_f2 << 13) |
1144             ((s->data_type_f2 >> 1) << 11) |
1145             (s->brust_f1 << 7) |
1146             (s->pack_f1 << 6) |
1147             ((s->data_type_f1 >> 1) << 0);
1148         break;
1149
1150     case 0xbc2: /* DMA_LCD_CCR */
1151         *ret = (s->mode_f2 << 14) |
1152             (s->mode_f1 << 12) |
1153             (s->end_prog << 11) |
1154             (s->omap_3_1_compatible_disable << 10) |
1155             (s->repeat << 9) |
1156             (s->auto_init << 8) |
1157             (s->running << 7) |
1158             (s->priority << 6) |
1159             (s->bs << 4);
1160         break;
1161
1162     case 0xbc4: /* DMA_LCD_CTRL */
1163         qemu_irq_lower(s->irq);
1164         *ret = (s->dst << 8) |
1165             ((s->src & 0x6) << 5) |
1166             (s->condition << 3) |
1167             (s->interrupts << 1) |
1168             s->dual;
1169         break;
1170
1171     case 0xbc8: /* TOP_B1_L */
1172         *ret = s->src_f1_top & 0xffff;
1173         break;
1174
1175     case 0xbca: /* TOP_B1_U */
1176         *ret = s->src_f1_top >> 16;
1177         break;
1178
1179     case 0xbcc: /* BOT_B1_L */
1180         *ret = s->src_f1_bottom & 0xffff;
1181         break;
1182
1183     case 0xbce: /* BOT_B1_U */
1184         *ret = s->src_f1_bottom >> 16;
1185         break;
1186
1187     case 0xbd0: /* TOP_B2_L */
1188         *ret = s->src_f2_top & 0xffff;
1189         break;
1190
1191     case 0xbd2: /* TOP_B2_U */
1192         *ret = s->src_f2_top >> 16;
1193         break;
1194
1195     case 0xbd4: /* BOT_B2_L */
1196         *ret = s->src_f2_bottom & 0xffff;
1197         break;
1198
1199     case 0xbd6: /* BOT_B2_U */
1200         *ret = s->src_f2_bottom >> 16;
1201         break;
1202
1203     case 0xbd8: /* DMA_LCD_SRC_EI_B1 */
1204         *ret = s->element_index_f1;
1205         break;
1206
1207     case 0xbda: /* DMA_LCD_SRC_FI_B1_L */
1208         *ret = s->frame_index_f1 & 0xffff;
1209         break;
1210
1211     case 0xbf4: /* DMA_LCD_SRC_FI_B1_U */
1212         *ret = s->frame_index_f1 >> 16;
1213         break;
1214
1215     case 0xbdc: /* DMA_LCD_SRC_EI_B2 */
1216         *ret = s->element_index_f2;
1217         break;
1218
1219     case 0xbde: /* DMA_LCD_SRC_FI_B2_L */
1220         *ret = s->frame_index_f2 & 0xffff;
1221         break;
1222
1223     case 0xbf6: /* DMA_LCD_SRC_FI_B2_U */
1224         *ret = s->frame_index_f2 >> 16;
1225         break;
1226
1227     case 0xbe0: /* DMA_LCD_SRC_EN_B1 */
1228         *ret = s->elements_f1;
1229         break;
1230
1231     case 0xbe4: /* DMA_LCD_SRC_FN_B1 */
1232         *ret = s->frames_f1;
1233         break;
1234
1235     case 0xbe2: /* DMA_LCD_SRC_EN_B2 */
1236         *ret = s->elements_f2;
1237         break;
1238
1239     case 0xbe6: /* DMA_LCD_SRC_FN_B2 */
1240         *ret = s->frames_f2;
1241         break;
1242
1243     case 0xbea: /* DMA_LCD_LCH_CTRL */
1244         *ret = s->lch_type;
1245         break;
1246
1247     default:
1248         return 1;
1249     }
1250     return 0;
1251 }
1252
1253 static int omap_dma_3_1_lcd_write(struct omap_dma_lcd_channel_s *s, int offset,
1254                 uint16_t value)
1255 {
1256     switch (offset) {
1257     case 0x300: /* SYS_DMA_LCD_CTRL */
1258         s->src = (value & 0x40) ? imif : emiff;
1259         s->condition = 0;
1260         /* Assume no bus errors and thus no BUS_ERROR irq bits.  */
1261         s->interrupts = (value >> 1) & 1;
1262         s->dual = value & 1;
1263         break;
1264
1265     case 0x302: /* SYS_DMA_LCD_TOP_F1_L */
1266         s->src_f1_top &= 0xffff0000;
1267         s->src_f1_top |= 0x0000ffff & value;
1268         break;
1269
1270     case 0x304: /* SYS_DMA_LCD_TOP_F1_U */
1271         s->src_f1_top &= 0x0000ffff;
1272         s->src_f1_top |= value << 16;
1273         break;
1274
1275     case 0x306: /* SYS_DMA_LCD_BOT_F1_L */
1276         s->src_f1_bottom &= 0xffff0000;
1277         s->src_f1_bottom |= 0x0000ffff & value;
1278         break;
1279
1280     case 0x308: /* SYS_DMA_LCD_BOT_F1_U */
1281         s->src_f1_bottom &= 0x0000ffff;
1282         s->src_f1_bottom |= value << 16;
1283         break;
1284
1285     case 0x30a: /* SYS_DMA_LCD_TOP_F2_L */
1286         s->src_f2_top &= 0xffff0000;
1287         s->src_f2_top |= 0x0000ffff & value;
1288         break;
1289
1290     case 0x30c: /* SYS_DMA_LCD_TOP_F2_U */
1291         s->src_f2_top &= 0x0000ffff;
1292         s->src_f2_top |= value << 16;
1293         break;
1294
1295     case 0x30e: /* SYS_DMA_LCD_BOT_F2_L */
1296         s->src_f2_bottom &= 0xffff0000;
1297         s->src_f2_bottom |= 0x0000ffff & value;
1298         break;
1299
1300     case 0x310: /* SYS_DMA_LCD_BOT_F2_U */
1301         s->src_f2_bottom &= 0x0000ffff;
1302         s->src_f2_bottom |= value << 16;
1303         break;
1304
1305     default:
1306         return 1;
1307     }
1308     return 0;
1309 }
1310
1311 static int omap_dma_3_1_lcd_read(struct omap_dma_lcd_channel_s *s, int offset,
1312                 uint16_t *ret)
1313 {
1314     int i;
1315
1316     switch (offset) {
1317     case 0x300: /* SYS_DMA_LCD_CTRL */
1318         i = s->condition;
1319         s->condition = 0;
1320         qemu_irq_lower(s->irq);
1321         *ret = ((s->src == imif) << 6) | (i << 3) |
1322                 (s->interrupts << 1) | s->dual;
1323         break;
1324
1325     case 0x302: /* SYS_DMA_LCD_TOP_F1_L */
1326         *ret = s->src_f1_top & 0xffff;
1327         break;
1328
1329     case 0x304: /* SYS_DMA_LCD_TOP_F1_U */
1330         *ret = s->src_f1_top >> 16;
1331         break;
1332
1333     case 0x306: /* SYS_DMA_LCD_BOT_F1_L */
1334         *ret = s->src_f1_bottom & 0xffff;
1335         break;
1336
1337     case 0x308: /* SYS_DMA_LCD_BOT_F1_U */
1338         *ret = s->src_f1_bottom >> 16;
1339         break;
1340
1341     case 0x30a: /* SYS_DMA_LCD_TOP_F2_L */
1342         *ret = s->src_f2_top & 0xffff;
1343         break;
1344
1345     case 0x30c: /* SYS_DMA_LCD_TOP_F2_U */
1346         *ret = s->src_f2_top >> 16;
1347         break;
1348
1349     case 0x30e: /* SYS_DMA_LCD_BOT_F2_L */
1350         *ret = s->src_f2_bottom & 0xffff;
1351         break;
1352
1353     case 0x310: /* SYS_DMA_LCD_BOT_F2_U */
1354         *ret = s->src_f2_bottom >> 16;
1355         break;
1356
1357     default:
1358         return 1;
1359     }
1360     return 0;
1361 }
1362
1363 static int omap_dma_sys_write(struct omap_dma_s *s, int offset, uint16_t value)
1364 {
1365     switch (offset) {
1366     case 0x400: /* SYS_DMA_GCR */
1367         s->gcr = value;
1368         break;
1369
1370     case 0x404: /* DMA_GSCR */
1371         if (value & 0x8)
1372             omap_dma_disable_3_1_mapping(s);
1373         else
1374             omap_dma_enable_3_1_mapping(s);
1375         break;
1376
1377     case 0x408: /* DMA_GRST */
1378         if (value & 0x1)
1379             omap_dma_reset(s->dma);
1380         break;
1381
1382     default:
1383         return 1;
1384     }
1385     return 0;
1386 }
1387
1388 static int omap_dma_sys_read(struct omap_dma_s *s, int offset,
1389                 uint16_t *ret)
1390 {
1391     switch (offset) {
1392     case 0x400: /* SYS_DMA_GCR */
1393         *ret = s->gcr;
1394         break;
1395
1396     case 0x404: /* DMA_GSCR */
1397         *ret = s->omap_3_1_mapping_disabled << 3;
1398         break;
1399
1400     case 0x408: /* DMA_GRST */
1401         *ret = 0;
1402         break;
1403
1404     case 0x442: /* DMA_HW_ID */
1405     case 0x444: /* DMA_PCh2_ID */
1406     case 0x446: /* DMA_PCh0_ID */
1407     case 0x448: /* DMA_PCh1_ID */
1408     case 0x44a: /* DMA_PChG_ID */
1409     case 0x44c: /* DMA_PChD_ID */
1410         *ret = 1;
1411         break;
1412
1413     case 0x44e: /* DMA_CAPS_0_U */
1414         *ret = (s->caps[0] >> 16) & 0xffff;
1415         break;
1416     case 0x450: /* DMA_CAPS_0_L */
1417         *ret = (s->caps[0] >>  0) & 0xffff;
1418         break;
1419
1420     case 0x452: /* DMA_CAPS_1_U */
1421         *ret = (s->caps[1] >> 16) & 0xffff;
1422         break;
1423     case 0x454: /* DMA_CAPS_1_L */
1424         *ret = (s->caps[1] >>  0) & 0xffff;
1425         break;
1426
1427     case 0x456: /* DMA_CAPS_2 */
1428         *ret = s->caps[2];
1429         break;
1430
1431     case 0x458: /* DMA_CAPS_3 */
1432         *ret = s->caps[3];
1433         break;
1434
1435     case 0x45a: /* DMA_CAPS_4 */
1436         *ret = s->caps[4];
1437         break;
1438
1439     case 0x460: /* DMA_PCh2_SR */
1440     case 0x480: /* DMA_PCh0_SR */
1441     case 0x482: /* DMA_PCh1_SR */
1442     case 0x4c0: /* DMA_PChD_SR_0 */
1443         printf("%s: Physical Channel Status Registers not implemented.\n",
1444                __FUNCTION__);
1445         *ret = 0xff;
1446         break;
1447
1448     default:
1449         return 1;
1450     }
1451     return 0;
1452 }
1453
1454 static uint32_t omap_dma_read(void *opaque, target_phys_addr_t addr)
1455 {
1456     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1457     int reg, ch;
1458     uint16_t ret;
1459
1460     switch (addr) {
1461     case 0x300 ... 0x3fe:
1462         if (s->model <= omap_dma_3_1 || !s->omap_3_1_mapping_disabled) {
1463             if (omap_dma_3_1_lcd_read(&s->lcd_ch, addr, &ret))
1464                 break;
1465             return ret;
1466         }
1467         /* Fall through. */
1468     case 0x000 ... 0x2fe:
1469         reg = addr & 0x3f;
1470         ch = (addr >> 6) & 0x0f;
1471         if (omap_dma_ch_reg_read(s, &s->ch[ch], reg, &ret))
1472             break;
1473         return ret;
1474
1475     case 0x404 ... 0x4fe:
1476         if (s->model <= omap_dma_3_1)
1477             break;
1478         /* Fall through. */
1479     case 0x400:
1480         if (omap_dma_sys_read(s, addr, &ret))
1481             break;
1482         return ret;
1483
1484     case 0xb00 ... 0xbfe:
1485         if (s->model == omap_dma_3_2 && s->omap_3_1_mapping_disabled) {
1486             if (omap_dma_3_2_lcd_read(&s->lcd_ch, addr, &ret))
1487                 break;
1488             return ret;
1489         }
1490         break;
1491     }
1492
1493     OMAP_BAD_REG(addr);
1494     return 0;
1495 }
1496
1497 static void omap_dma_write(void *opaque, target_phys_addr_t addr,
1498                 uint32_t value)
1499 {
1500     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1501     int reg, ch;
1502
1503     switch (addr) {
1504     case 0x300 ... 0x3fe:
1505         if (s->model <= omap_dma_3_1 || !s->omap_3_1_mapping_disabled) {
1506             if (omap_dma_3_1_lcd_write(&s->lcd_ch, addr, value))
1507                 break;
1508             return;
1509         }
1510         /* Fall through.  */
1511     case 0x000 ... 0x2fe:
1512         reg = addr & 0x3f;
1513         ch = (addr >> 6) & 0x0f;
1514         if (omap_dma_ch_reg_write(s, &s->ch[ch], reg, value))
1515             break;
1516         return;
1517
1518     case 0x404 ... 0x4fe:
1519         if (s->model <= omap_dma_3_1)
1520             break;
1521     case 0x400:
1522         /* Fall through. */
1523         if (omap_dma_sys_write(s, addr, value))
1524             break;
1525         return;
1526
1527     case 0xb00 ... 0xbfe:
1528         if (s->model == omap_dma_3_2 && s->omap_3_1_mapping_disabled) {
1529             if (omap_dma_3_2_lcd_write(&s->lcd_ch, addr, value))
1530                 break;
1531             return;
1532         }
1533         break;
1534     }
1535
1536     OMAP_BAD_REG(addr);
1537 }
1538
1539 static CPUReadMemoryFunc *omap_dma_readfn[] = {
1540     omap_badwidth_read16,
1541     omap_dma_read,
1542     omap_badwidth_read16,
1543 };
1544
1545 static CPUWriteMemoryFunc *omap_dma_writefn[] = {
1546     omap_badwidth_write16,
1547     omap_dma_write,
1548     omap_badwidth_write16,
1549 };
1550
1551 static void omap_dma_request(void *opaque, int drq, int req)
1552 {
1553     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1554     /* The request pins are level triggered in QEMU.  */
1555     if (req) {
1556         if (~s->dma->drqbmp & (1 << drq)) {
1557             s->dma->drqbmp |= 1 << drq;
1558             omap_dma_process_request(s, drq);
1559         }
1560     } else
1561         s->dma->drqbmp &= ~(1 << drq);
1562 }
1563
1564 /* XXX: this won't be needed once soc_dma knows about clocks.  */
1565 static void omap_dma_clk_update(void *opaque, int line, int on)
1566 {
1567     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1568     int i;
1569
1570     s->dma->freq = omap_clk_getrate(s->clk);
1571
1572     for (i = 0; i < s->chans; i ++)
1573         if (s->ch[i].active)
1574             soc_dma_set_request(s->ch[i].dma, on);
1575 }
1576
1577 static void omap_dma_setcaps(struct omap_dma_s *s)
1578 {
1579     switch (s->model) {
1580     default:
1581     case omap_dma_3_1:
1582         break;
1583     case omap_dma_3_2:
1584     case omap_dma_4:
1585         /* XXX Only available for sDMA */
1586         s->caps[0] =
1587                 (1 << 19) |     /* Constant Fill Capability */
1588                 (1 << 18);      /* Transparent BLT Capability */
1589         s->caps[1] =
1590                 (1 << 1);       /* 1-bit palettized capability (DMA 3.2 only) */
1591         s->caps[2] =
1592                 (1 << 8) |      /* SEPARATE_SRC_AND_DST_INDEX_CPBLTY */
1593                 (1 << 7) |      /* DST_DOUBLE_INDEX_ADRS_CPBLTY */
1594                 (1 << 6) |      /* DST_SINGLE_INDEX_ADRS_CPBLTY */
1595                 (1 << 5) |      /* DST_POST_INCRMNT_ADRS_CPBLTY */
1596                 (1 << 4) |      /* DST_CONST_ADRS_CPBLTY */
1597                 (1 << 3) |      /* SRC_DOUBLE_INDEX_ADRS_CPBLTY */
1598                 (1 << 2) |      /* SRC_SINGLE_INDEX_ADRS_CPBLTY */
1599                 (1 << 1) |      /* SRC_POST_INCRMNT_ADRS_CPBLTY */
1600                 (1 << 0);       /* SRC_CONST_ADRS_CPBLTY */
1601         s->caps[3] =
1602                 (1 << 6) |      /* BLOCK_SYNCHR_CPBLTY (DMA 4 only) */
1603                 (1 << 7) |      /* PKT_SYNCHR_CPBLTY (DMA 4 only) */
1604                 (1 << 5) |      /* CHANNEL_CHAINING_CPBLTY */
1605                 (1 << 4) |      /* LCh_INTERLEAVE_CPBLTY */
1606                 (1 << 3) |      /* AUTOINIT_REPEAT_CPBLTY (DMA 3.2 only) */
1607                 (1 << 2) |      /* AUTOINIT_ENDPROG_CPBLTY (DMA 3.2 only) */
1608                 (1 << 1) |      /* FRAME_SYNCHR_CPBLTY */
1609                 (1 << 0);       /* ELMNT_SYNCHR_CPBLTY */
1610         s->caps[4] =
1611                 (1 << 7) |      /* PKT_INTERRUPT_CPBLTY (DMA 4 only) */
1612                 (1 << 6) |      /* SYNC_STATUS_CPBLTY */
1613                 (1 << 5) |      /* BLOCK_INTERRUPT_CPBLTY */
1614                 (1 << 4) |      /* LAST_FRAME_INTERRUPT_CPBLTY */
1615                 (1 << 3) |      /* FRAME_INTERRUPT_CPBLTY */
1616                 (1 << 2) |      /* HALF_FRAME_INTERRUPT_CPBLTY */
1617                 (1 << 1) |      /* EVENT_DROP_INTERRUPT_CPBLTY */
1618                 (1 << 0);       /* TIMEOUT_INTERRUPT_CPBLTY (DMA 3.2 only) */
1619         break;
1620     }
1621 }
1622
1623 struct soc_dma_s *omap_dma_init(target_phys_addr_t base, qemu_irq *irqs,
1624                 qemu_irq lcd_irq, struct omap_mpu_state_s *mpu, omap_clk clk,
1625                 enum omap_dma_model model)
1626 {
1627     int iomemtype, num_irqs, memsize, i;
1628     struct omap_dma_s *s = (struct omap_dma_s *)
1629             qemu_mallocz(sizeof(struct omap_dma_s));
1630
1631     if (model <= omap_dma_3_1) {
1632         num_irqs = 6;
1633         memsize = 0x800;
1634     } else {
1635         num_irqs = 16;
1636         memsize = 0xc00;
1637     }
1638     s->model = model;
1639     s->mpu = mpu;
1640     s->clk = clk;
1641     s->lcd_ch.irq = lcd_irq;
1642     s->lcd_ch.mpu = mpu;
1643
1644     s->dma = soc_dma_init((model <= omap_dma_3_1) ? 9 : 16);
1645     s->dma->freq = omap_clk_getrate(clk);
1646     s->dma->transfer_fn = omap_dma_transfer_generic;
1647     s->dma->setup_fn = omap_dma_transfer_setup;
1648     s->dma->drq = qemu_allocate_irqs(omap_dma_request, s, 32);
1649     s->dma->opaque = s;
1650
1651     while (num_irqs --)
1652         s->ch[num_irqs].irq = irqs[num_irqs];
1653     for (i = 0; i < 3; i ++) {
1654         s->ch[i].sibling = &s->ch[i + 6];
1655         s->ch[i + 6].sibling = &s->ch[i];
1656     }
1657     for (i = (model <= omap_dma_3_1) ? 8 : 15; i >= 0; i --) {
1658         s->ch[i].dma = &s->dma->ch[i];
1659         s->dma->ch[i].opaque = &s->ch[i];
1660     }
1661
1662     omap_dma_setcaps(s);
1663     omap_clk_adduser(s->clk, qemu_allocate_irqs(omap_dma_clk_update, s, 1)[0]);
1664     omap_dma_reset(s->dma);
1665     omap_dma_clk_update(s, 0, 1);
1666
1667     iomemtype = cpu_register_io_memory(0, omap_dma_readfn,
1668                     omap_dma_writefn, s);
1669     cpu_register_physical_memory(base, memsize, iomemtype);
1670
1671     mpu->drq = s->dma->drq;
1672
1673     return s->dma;
1674 }
1675
1676 static void omap_dma_interrupts_4_update(struct omap_dma_s *s)
1677 {
1678     struct omap_dma_channel_s *ch = s->ch;
1679     uint32_t bmp, bit;
1680
1681     for (bmp = 0, bit = 1; bit; ch ++, bit <<= 1)
1682         if ((ch->status &= ch->interrupts)) {
1683             bmp |= bit;
1684             ch->cstatus |= ch->status;
1685             ch->status = 0;
1686         }
1687     if ((s->irqstat[0] |= s->irqen[0] & bmp))
1688         qemu_irq_raise(s->irq[0]);
1689     if ((s->irqstat[1] |= s->irqen[1] & bmp))
1690         qemu_irq_raise(s->irq[1]);
1691     if ((s->irqstat[2] |= s->irqen[2] & bmp))
1692         qemu_irq_raise(s->irq[2]);
1693     if ((s->irqstat[3] |= s->irqen[3] & bmp))
1694         qemu_irq_raise(s->irq[3]);
1695 }
1696
1697 static uint32_t omap_dma4_read(void *opaque, target_phys_addr_t addr)
1698 {
1699     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1700     int irqn = 0, chnum;
1701     struct omap_dma_channel_s *ch;
1702
1703     switch (addr) {
1704     case 0x00:  /* DMA4_REVISION */
1705         return 0x40;
1706
1707     case 0x14:  /* DMA4_IRQSTATUS_L3 */
1708         irqn ++;
1709     case 0x10:  /* DMA4_IRQSTATUS_L2 */
1710         irqn ++;
1711     case 0x0c:  /* DMA4_IRQSTATUS_L1 */
1712         irqn ++;
1713     case 0x08:  /* DMA4_IRQSTATUS_L0 */
1714         return s->irqstat[irqn];
1715
1716     case 0x24:  /* DMA4_IRQENABLE_L3 */
1717         irqn ++;
1718     case 0x20:  /* DMA4_IRQENABLE_L2 */
1719         irqn ++;
1720     case 0x1c:  /* DMA4_IRQENABLE_L1 */
1721         irqn ++;
1722     case 0x18:  /* DMA4_IRQENABLE_L0 */
1723         return s->irqen[irqn];
1724
1725     case 0x28:  /* DMA4_SYSSTATUS */
1726         return 1;                                               /* RESETDONE */
1727
1728     case 0x2c:  /* DMA4_OCP_SYSCONFIG */
1729         return s->ocp;
1730
1731     case 0x64:  /* DMA4_CAPS_0 */
1732         return s->caps[0];
1733     case 0x6c:  /* DMA4_CAPS_2 */
1734         return s->caps[2];
1735     case 0x70:  /* DMA4_CAPS_3 */
1736         return s->caps[3];
1737     case 0x74:  /* DMA4_CAPS_4 */
1738         return s->caps[4];
1739
1740     case 0x78:  /* DMA4_GCR */
1741         return s->gcr;
1742
1743     case 0x80 ... 0xfff:
1744         addr -= 0x80;
1745         chnum = addr / 0x60;
1746         ch = s->ch + chnum;
1747         addr -= chnum * 0x60;
1748         break;
1749
1750     default:
1751         OMAP_BAD_REG(addr);
1752         return 0;
1753     }
1754
1755     /* Per-channel registers */
1756     switch (addr) {
1757     case 0x00:  /* DMA4_CCR */
1758         return (ch->buf_disable << 25) |
1759                 (ch->src_sync << 24) |
1760                 (ch->prefetch << 23) |
1761                 ((ch->sync & 0x60) << 14) |
1762                 (ch->bs << 18) |
1763                 (ch->transparent_copy << 17) |
1764                 (ch->constant_fill << 16) |
1765                 (ch->mode[1] << 14) |
1766                 (ch->mode[0] << 12) |
1767                 (0 << 10) | (0 << 9) |
1768                 (ch->suspend << 8) |
1769                 (ch->enable << 7) |
1770                 (ch->priority << 6) |
1771                 (ch->fs << 5) | (ch->sync & 0x1f);
1772
1773     case 0x04:  /* DMA4_CLNK_CTRL */
1774         return (ch->link_enabled << 15) | ch->link_next_ch;
1775
1776     case 0x08:  /* DMA4_CICR */
1777         return ch->interrupts;
1778
1779     case 0x0c:  /* DMA4_CSR */
1780         TRACE("CSR = %04x", ch->cstatus);
1781         return ch->cstatus;
1782
1783     case 0x10:  /* DMA4_CSDP */
1784         return (ch->endian[0] << 21) |
1785                 (ch->endian_lock[0] << 20) |
1786                 (ch->endian[1] << 19) |
1787                 (ch->endian_lock[1] << 18) |
1788                 (ch->write_mode << 16) |
1789                 (ch->burst[1] << 14) |
1790                 (ch->pack[1] << 13) |
1791                 (ch->translate[1] << 9) |
1792                 (ch->burst[0] << 7) |
1793                 (ch->pack[0] << 6) |
1794                 (ch->translate[0] << 2) |
1795                 (ch->data_type >> 1);
1796
1797     case 0x14:  /* DMA4_CEN */
1798         return ch->elements;
1799
1800     case 0x18:  /* DMA4_CFN */
1801         return ch->frames;
1802
1803     case 0x1c:  /* DMA4_CSSA */
1804         return ch->addr[0];
1805
1806     case 0x20:  /* DMA4_CDSA */
1807         return ch->addr[1];
1808
1809     case 0x24:  /* DMA4_CSEI */
1810         return ch->element_index[0];
1811
1812     case 0x28:  /* DMA4_CSFI */
1813         return ch->frame_index[0];
1814
1815     case 0x2c:  /* DMA4_CDEI */
1816         return ch->element_index[1];
1817
1818     case 0x30:  /* DMA4_CDFI */
1819         return ch->frame_index[1];
1820
1821     case 0x34:  /* DMA4_CSAC */
1822         return ch->active_set.src & 0xffff;
1823
1824     case 0x38:  /* DMA4_CDAC */
1825         return ch->active_set.dest & 0xffff;
1826
1827     case 0x3c:  /* DMA4_CCEN */
1828         return ch->active_set.element;
1829
1830     case 0x40:  /* DMA4_CCFN */
1831         return ch->active_set.frame;
1832
1833     case 0x44:  /* DMA4_COLOR */
1834         /* XXX only in sDMA */
1835         return ch->color;
1836
1837     default:
1838         OMAP_BAD_REG(0x80 + chnum * 0x60 + addr);
1839         return 0;
1840     }
1841 }
1842
1843 static void omap_dma4_write(void *opaque, target_phys_addr_t addr,
1844                 uint32_t value)
1845 {
1846     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1847     int chnum, irqn = 0;
1848     struct omap_dma_channel_s *ch;
1849
1850     switch (addr) {
1851     case 0x14:  /* DMA4_IRQSTATUS_L3 */
1852         irqn ++;
1853     case 0x10:  /* DMA4_IRQSTATUS_L2 */
1854         irqn ++;
1855     case 0x0c:  /* DMA4_IRQSTATUS_L1 */
1856         irqn ++;
1857     case 0x08:  /* DMA4_IRQSTATUS_L0 */
1858         s->irqstat[irqn] &= ~value;
1859         if (!s->irqstat[irqn])
1860             qemu_irq_lower(s->irq[irqn]);
1861         return;
1862
1863     case 0x24:  /* DMA4_IRQENABLE_L3 */
1864         irqn ++;
1865     case 0x20:  /* DMA4_IRQENABLE_L2 */
1866         irqn ++;
1867     case 0x1c:  /* DMA4_IRQENABLE_L1 */
1868         irqn ++;
1869     case 0x18:  /* DMA4_IRQENABLE_L0 */
1870         s->irqen[irqn] = value;
1871         return;
1872
1873     case 0x2c:  /* DMA4_OCP_SYSCONFIG */
1874         if (value & 2)                                          /* SOFTRESET */
1875             omap_dma_reset(s->dma);
1876         s->ocp = value & 0x3321;
1877         if (((s->ocp >> 12) & 3) == 3)                          /* MIDLEMODE */
1878             fprintf(stderr, "%s: invalid DMA power mode\n", __FUNCTION__);
1879         return;
1880
1881     case 0x78:  /* DMA4_GCR */
1882         s->gcr = value & 0x00ff00ff;
1883         if ((value & 0xff) == 0x00)             /* MAX_CHANNEL_FIFO_DEPTH */
1884             fprintf(stderr, "%s: wrong FIFO depth in GCR\n", __FUNCTION__);
1885         return;
1886
1887     case 0x80 ... 0xfff:
1888         addr -= 0x80;
1889         chnum = addr / 0x60;
1890         ch = s->ch + chnum;
1891         addr -= chnum * 0x60;
1892         break;
1893
1894     case 0x00:  /* DMA4_REVISION */
1895     case 0x28:  /* DMA4_SYSSTATUS */
1896     case 0x64:  /* DMA4_CAPS_0 */
1897     case 0x6c:  /* DMA4_CAPS_2 */
1898     case 0x70:  /* DMA4_CAPS_3 */
1899     case 0x74:  /* DMA4_CAPS_4 */
1900         OMAP_RO_REG(addr);
1901         return;
1902
1903     default:
1904         OMAP_BAD_REG(addr);
1905         return;
1906     }
1907
1908     /* Per-channel registers */
1909     switch (addr) {
1910     case 0x00:  /* DMA4_CCR */
1911         ch->buf_disable = (value >> 25) & 1;
1912         ch->src_sync = (value >> 24) & 1;       /* XXX For CamDMA must be 1 */
1913         if (ch->buf_disable && !ch->src_sync)
1914             fprintf(stderr, "%s: Buffering disable is not allowed in "
1915                             "destination synchronised mode\n", __FUNCTION__);
1916         ch->prefetch = (value >> 23) & 1;
1917         ch->bs = (value >> 18) & 1;
1918         ch->transparent_copy = (value >> 17) & 1;
1919         ch->constant_fill = (value >> 16) & 1;
1920         ch->mode[1] = (omap_dma_addressing_t) ((value & 0xc000) >> 14);
1921         ch->mode[0] = (omap_dma_addressing_t) ((value & 0x3000) >> 12);
1922         ch->suspend = (value & 0x0100) >> 8;
1923         ch->priority = (value & 0x0040) >> 6;
1924         ch->fs = (value & 0x0020) >> 5;
1925         if (ch->fs && ch->bs && ch->mode[0] && ch->mode[1])
1926             fprintf(stderr, "%s: For a packet transfer at least one port "
1927                             "must be constant-addressed\n", __FUNCTION__);
1928         ch->sync = (value & 0x001f) | ((value >> 14) & 0x0060);
1929         /* XXX must be 0x01 for CamDMA */
1930
1931         if (value & 0x0080)
1932             omap_dma_enable_channel(s, ch);
1933         else
1934             omap_dma_disable_channel(s, ch);
1935
1936         break;
1937
1938     case 0x04:  /* DMA4_CLNK_CTRL */
1939         ch->link_enabled = (value >> 15) & 0x1;
1940         ch->link_next_ch = value & 0x1f;
1941         break;
1942
1943     case 0x08:  /* DMA4_CICR */
1944         if (cpu_class_omap3(s->mpu))
1945             ch->interrupts = value & 0x1dbe;
1946         else
1947             ch->interrupts = value & 0x09be;
1948         TRACE("CICR = 0x%04x", ch->interrupts);
1949         break;
1950
1951     case 0x0c:  /* DMA4_CSR */
1952         ch->cstatus &= ~value;
1953         TRACE("CSR = 0x%04x --> 0x%04x", value, ch->cstatus);
1954         break;
1955
1956     case 0x10:  /* DMA4_CSDP */
1957         ch->endian[0] =(value >> 21) & 1;
1958         ch->endian_lock[0] =(value >> 20) & 1;
1959         ch->endian[1] =(value >> 19) & 1;
1960         ch->endian_lock[1] =(value >> 18) & 1;
1961         if (ch->endian[0] != ch->endian[1])
1962             fprintf(stderr, "%s: DMA endiannes conversion enable attempt\n",
1963                             __FUNCTION__);
1964         ch->write_mode = (value >> 16) & 3;
1965         ch->burst[1] = (value & 0xc000) >> 14;
1966         ch->pack[1] = (value & 0x2000) >> 13;
1967         ch->translate[1] = (value & 0x1e00) >> 9;
1968         ch->burst[0] = (value & 0x0180) >> 7;
1969         ch->pack[0] = (value & 0x0040) >> 6;
1970         ch->translate[0] = (value & 0x003c) >> 2;
1971         if (ch->translate[0] | ch->translate[1])
1972             fprintf(stderr, "%s: bad MReqAddressTranslate sideband signal\n",
1973                             __FUNCTION__);
1974         ch->data_type = 1 << (value & 3);
1975         if ((value & 3) == 3)
1976             printf("%s: bad data_type for DMA channel\n", __FUNCTION__);
1977         break;
1978
1979     case 0x14:  /* DMA4_CEN */
1980         ch->set_update = 1;
1981         ch->elements = value & 0xffffff;
1982         TRACE("elements=%d, frames=%d, data=%d bytes",
1983               ch->elements, ch->frames, ch->data_type);
1984         break;
1985
1986     case 0x18:  /* DMA4_CFN */
1987         ch->frames = value & 0xffff;
1988         ch->set_update = 1;
1989         TRACE("elements=%d, frames=%d, data=%d bytes",
1990               ch->elements, ch->frames, ch->data_type);
1991         break;
1992
1993     case 0x1c:  /* DMA4_CSSA */
1994         ch->addr[0] = (target_phys_addr_t) (uint32_t) value;
1995         ch->set_update = 1;
1996         break;
1997
1998     case 0x20:  /* DMA4_CDSA */
1999         ch->addr[1] = (target_phys_addr_t) (uint32_t) value;
2000         ch->set_update = 1;
2001         break;
2002
2003     case 0x24:  /* DMA4_CSEI */
2004         ch->element_index[0] = (int16_t) value;
2005         ch->set_update = 1;
2006         break;
2007
2008     case 0x28:  /* DMA4_CSFI */
2009         ch->frame_index[0] = (int32_t) value;
2010         ch->set_update = 1;
2011         break;
2012
2013     case 0x2c:  /* DMA4_CDEI */
2014         ch->element_index[1] = (int16_t) value;
2015         ch->set_update = 1;
2016         break;
2017
2018     case 0x30:  /* DMA4_CDFI */
2019         ch->frame_index[1] = (int32_t) value;
2020         ch->set_update = 1;
2021         break;
2022
2023     case 0x44:  /* DMA4_COLOR */
2024         /* XXX only in sDMA */
2025         ch->color = value;
2026         break;
2027
2028     case 0x34:  /* DMA4_CSAC */
2029     case 0x38:  /* DMA4_CDAC */
2030     case 0x3c:  /* DMA4_CCEN */
2031     case 0x40:  /* DMA4_CCFN */
2032         /* f.ex. linux kernel writes zeroes to these registers as well
2033            when performing a DMA channel reset. let's just ignore the
2034            writes instead of reporting "dummy" errors; that's what the
2035            real hardware does as well */
2036         /*OMAP_RO_REG(0x80 + chnum * 0x60 + addr);*/
2037         break;
2038
2039     default:
2040         OMAP_BAD_REG(0x80 + chnum * 0x60 + addr);
2041     }
2042 }
2043
2044 static CPUReadMemoryFunc *omap_dma4_readfn[] = {
2045     omap_badwidth_read16,
2046     omap_dma4_read,
2047     omap_dma4_read,
2048 };
2049
2050 static CPUWriteMemoryFunc *omap_dma4_writefn[] = {
2051     omap_badwidth_write16,
2052     omap_dma4_write,
2053     omap_dma4_write,
2054 };
2055
2056 struct soc_dma_s *omap_dma4_init(target_phys_addr_t base, qemu_irq *irqs,
2057                 struct omap_mpu_state_s *mpu, int fifo,
2058                 int chans, omap_clk iclk, omap_clk fclk)
2059 {
2060     int iomemtype, i;
2061     struct omap_dma_s *s = (struct omap_dma_s *)
2062             qemu_mallocz(sizeof(struct omap_dma_s));
2063
2064     s->model = omap_dma_4;
2065     s->chans = chans;
2066     s->mpu = mpu;
2067     s->clk = fclk;
2068
2069     s->dma = soc_dma_init(s->chans);
2070     s->dma->freq = omap_clk_getrate(fclk);
2071     s->dma->transfer_fn = omap_dma_transfer_generic;
2072     s->dma->setup_fn = omap_dma_transfer_setup;
2073     s->dma->drq = qemu_allocate_irqs(omap_dma_request, s, 64);
2074     s->dma->opaque = s;
2075     for (i = 0; i < s->chans; i ++) {
2076         s->ch[i].dma = &s->dma->ch[i];
2077         s->dma->ch[i].opaque = &s->ch[i];
2078     }
2079
2080     memcpy(&s->irq, irqs, sizeof(s->irq));
2081     s->intr_update = omap_dma_interrupts_4_update;
2082
2083     omap_dma_setcaps(s);
2084     omap_clk_adduser(s->clk, qemu_allocate_irqs(omap_dma_clk_update, s, 1)[0]);
2085     omap_dma_reset(s->dma);
2086     omap_dma_clk_update(s, 0, !!s->dma->freq);
2087
2088     iomemtype = cpu_register_io_memory(0, omap_dma4_readfn,
2089                     omap_dma4_writefn, s);
2090     cpu_register_physical_memory(base, 0x1000, iomemtype);
2091
2092     mpu->drq = s->dma->drq;
2093
2094     return s->dma;
2095 }
2096
2097 struct omap_dma_lcd_channel_s *omap_dma_get_lcdch(struct soc_dma_s *dma)
2098 {
2099     struct omap_dma_s *s = dma->opaque;
2100
2101     return &s->lcd_ch;
2102 }