git.maemo.org Git - qemu/blob - hw/omap_dma.c

   1 /*
   2  * TI OMAP DMA gigacell.
   3  *
   4  * Copyright (C) 2006-2008 Andrzej Zaborowski  <balrog@zabor.org>
   5  * Copyright (C) 2007-2008 Lauro Ramos Venancio  <lauro.venancio@indt.org.br>
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License along
  18  * with this program; if not, see <http://www.gnu.org/licenses/>.
  19  */
  20 #include "qemu-common.h"
  21 #include "qemu-timer.h"
  22 #include "omap.h"
  23 #include "irq.h"
  24 #include "soc_dma.h"
  25
  26 struct omap_dma_channel_s {
  27     /* transfer data */
  28     int burst[2];
  29     int pack[2];
  30     int endian[2];
  31     int endian_lock[2];
  32     int translate[2];
  33     enum omap_dma_port port[2];
  34     target_phys_addr_t addr[2];
  35     omap_dma_addressing_t mode[2];
  36     uint32_t elements;
  37     uint16_t frames;
  38     int32_t frame_index[2];
  39     int16_t element_index[2];
  40     int data_type;
  41
  42     /* transfer type */
  43     int transparent_copy;
  44     int constant_fill;
  45     uint32_t color;
  46     int prefetch;
  47
  48     /* auto init and linked channel data */
  49     int end_prog;
  50     int repeat;
  51     int auto_init;
  52     int link_enabled;
  53     int link_next_ch;
  54
  55     /* interruption data */
  56     int interrupts;
  57     int status;
  58     int cstatus;
  59
  60     /* state data */
  61     int active;
  62     int enable;
  63     int sync;
  64     int src_sync;
  65     int pending_request;
  66     int waiting_end_prog;
  67     uint16_t cpc;
  68     int set_update;
  69
  70     /* sync type */
  71     int fs;
  72     int bs;
  73
  74     /* compatibility */
  75     int omap_3_1_compatible_disable;
  76
  77     qemu_irq irq;
  78     struct omap_dma_channel_s *sibling;
  79
  80     struct omap_dma_reg_set_s {
  81         target_phys_addr_t src, dest;
  82         int frame;
  83         int element;
  84         int pck_element;
  85         int frame_delta[2];
  86         int elem_delta[2];
  87         int frames;
  88         int elements;
  89         int pck_elements;
  90     } active_set;
  91
  92     struct soc_dma_ch_s *dma;
  93
  94     /* unused parameters */
  95     int write_mode;
  96     int priority;
  97     int interleave_disabled;
  98     int type;
  99     int suspend;
 100     int buf_disable;
 101 };
 102
 103 struct omap_dma_s {
 104     struct soc_dma_s *dma;
 105
 106     struct omap_mpu_state_s *mpu;
 107     omap_clk clk;
 108     qemu_irq irq[4];
 109     void (*intr_update)(struct omap_dma_s *s);
 110     enum omap_dma_model model;
 111     int omap_3_1_mapping_disabled;
 112
 113     uint32_t gcr;
 114     uint32_t ocp;
 115     uint32_t caps[5];
 116     uint32_t irqen[4];
 117     uint32_t irqstat[4];
 118
 119     int chans;
 120     struct omap_dma_channel_s ch[32];
 121     struct omap_dma_lcd_channel_s lcd_ch;
 122 };
 123
 124 /* Interrupts */
 125 #define TIMEOUT_INTR    (1 << 0)
 126 #define EVENT_DROP_INTR (1 << 1)
 127 #define HALF_FRAME_INTR (1 << 2)
 128 #define END_FRAME_INTR  (1 << 3)
 129 #define LAST_FRAME_INTR (1 << 4)
 130 #define END_BLOCK_INTR  (1 << 5)
 131 #define SYNC            (1 << 6)
 132 #define END_PKT_INTR    (1 << 7)
 133 #define TRANS_ERR_INTR  (1 << 8)
 134 #define MISALIGN_INTR   (1 << 11)
 135
 136 static inline void omap_dma_interrupts_update(struct omap_dma_s *s)
 137 {
 138     return s->intr_update(s);
 139 }
 140
 141 static void omap_dma_channel_load(struct omap_dma_channel_s *ch)
 142 {
 143     struct omap_dma_reg_set_s *a = &ch->active_set;
 144     int i, normal;
 145     int omap_3_1 = !ch->omap_3_1_compatible_disable;
 146
 147     /*
 148      * TODO: verify address ranges and alignment
 149      * TODO: port endianness
 150      */
 151
 152     a->src = ch->addr[0];
 153     a->dest = ch->addr[1];
 154     a->frames = ch->frames;
 155     a->elements = ch->elements;
 156     a->pck_elements = ch->frame_index[!ch->src_sync];
 157     a->frame = 0;
 158     a->element = 0;
 159     a->pck_element = 0;
 160
 161     if (unlikely(!ch->elements || !ch->frames)) {
 162         printf("%s: bad DMA request\n", __FUNCTION__);
 163         return;
 164     }
 165
 166     for (i = 0; i < 2; i ++)
 167         switch (ch->mode[i]) {
 168         case constant:
 169             a->elem_delta[i] = 0;
 170             a->frame_delta[i] = 0;
 171             break;
 172         case post_incremented:
 173             a->elem_delta[i] = ch->data_type;
 174             a->frame_delta[i] = 0;
 175             break;
 176         case single_index:
 177             a->elem_delta[i] = ch->data_type +
 178                     ch->element_index[omap_3_1 ? 0 : i] - 1;
 179             a->frame_delta[i] = 0;
 180             break;
 181         case double_index:
 182             a->elem_delta[i] = ch->data_type +
 183                     ch->element_index[omap_3_1 ? 0 : i] - 1;
 184             a->frame_delta[i] = ch->frame_index[omap_3_1 ? 0 : i] -
 185                     ch->element_index[omap_3_1 ? 0 : i];
 186             break;
 187         default:
 188             break;
 189         }
 190
 191     normal = !ch->transparent_copy && !ch->constant_fill &&
 192             /* FIFO is big-endian so either (ch->endian[n] == 1) OR
 193              * (ch->endian_lock[n] == 1) mean no endianism conversion.  */
 194             (ch->endian[0] | ch->endian_lock[0]) ==
 195             (ch->endian[1] | ch->endian_lock[1]);
 196     for (i = 0; i < 2; i ++) {
 197         /* TODO: for a->frame_delta[i] > 0 still use the fast path, just
 198          * limit min_elems in omap_dma_transfer_setup to the nearest frame
 199          * end.  */
 200         if (!a->elem_delta[i] && normal &&
 201                         (a->frames == 1 || !a->frame_delta[i]))
 202             ch->dma->type[i] = soc_dma_access_const;
 203         else if (a->elem_delta[i] == ch->data_type && normal &&
 204                         (a->frames == 1 || !a->frame_delta[i]))
 205             ch->dma->type[i] = soc_dma_access_linear;
 206         else
 207             ch->dma->type[i] = soc_dma_access_other;
 208
 209         ch->dma->vaddr[i] = ch->addr[i];
 210     }
 211     soc_dma_ch_update(ch->dma);
 212 }
 213
 214 static void omap_dma_activate_channel(struct omap_dma_s *s,
 215                 struct omap_dma_channel_s *ch)
 216 {
 217     if (!ch->active) {
 218         if (ch->set_update) {
 219             /* It's not clear when the active set is supposed to be
 220              * loaded from registers.  We're already loading it when the
 221              * channel is enabled, and for some guests this is not enough
 222              * but that may be also because of a race condition (no
 223              * delays in qemu) in the guest code, which we're just
 224              * working around here.  */
 225             omap_dma_channel_load(ch);
 226             ch->set_update = 0;
 227         }
 228
 229         ch->active = 1;
 230         soc_dma_set_request(ch->dma, 1);
 231         if (ch->sync)
 232             ch->status |= SYNC;
 233     }
 234 }
 235
 236 static void omap_dma_deactivate_channel(struct omap_dma_s *s,
 237                 struct omap_dma_channel_s *ch)
 238 {
 239     /* Update cpc */
 240     ch->cpc = ch->active_set.dest & 0xffff;
 241
 242     if (ch->pending_request && !ch->waiting_end_prog && ch->enable) {
 243         /* Don't deactivate the channel */
 244         ch->pending_request = 0;
 245         return;
 246     }
 247
 248     /* Don't deactive the channel if it is synchronized and the DMA request is
 249        active */
 250     if (ch->sync && ch->enable && (s->dma->drqbmp & (1 << ch->sync)))
 251         return;
 252
 253     if (ch->active) {
 254         ch->active = 0;
 255         ch->status &= ~SYNC;
 256         soc_dma_set_request(ch->dma, 0);
 257     }
 258 }
 259
 260 static void omap_dma_enable_channel(struct omap_dma_s *s,
 261                 struct omap_dma_channel_s *ch)
 262 {
 263     if (!ch->enable) {
 264         ch->enable = 1;
 265         ch->waiting_end_prog = 0;
 266         omap_dma_channel_load(ch);
 267         /* TODO: theoretically if ch->sync && ch->prefetch &&
 268          * !s->dma->drqbmp[ch->sync], we should also activate and fetch
 269          * from source and then stall until signalled.  */
 270         if ((!ch->sync) || (s->dma->drqbmp & (1 << ch->sync)))
 271             omap_dma_activate_channel(s, ch);
 272     }
 273 }
 274
 275 static void omap_dma_disable_channel(struct omap_dma_s *s,
 276                 struct omap_dma_channel_s *ch)
 277 {
 278     if (ch->enable) {
 279         ch->enable = 0;
 280         /* Discard any pending request */
 281         ch->pending_request = 0;
 282         omap_dma_deactivate_channel(s, ch);
 283     }
 284 }
 285
 286 static void omap_dma_channel_end_prog(struct omap_dma_s *s,
 287                 struct omap_dma_channel_s *ch)
 288 {
 289     if (ch->waiting_end_prog) {
 290         ch->waiting_end_prog = 0;
 291         if (!ch->sync || ch->pending_request) {
 292             ch->pending_request = 0;
 293             omap_dma_activate_channel(s, ch);
 294         }
 295     }
 296 }
 297
 298 static void omap_dma_interrupts_3_1_update(struct omap_dma_s *s)
 299 {
 300     struct omap_dma_channel_s *ch = s->ch;
 301
 302     /* First three interrupts are shared between two channels each. */
 303     if (ch[0].status | ch[6].status)
 304         qemu_irq_raise(ch[0].irq);
 305     if (ch[1].status | ch[7].status)
 306         qemu_irq_raise(ch[1].irq);
 307     if (ch[2].status | ch[8].status)
 308         qemu_irq_raise(ch[2].irq);
 309     if (ch[3].status)
 310         qemu_irq_raise(ch[3].irq);
 311     if (ch[4].status)
 312         qemu_irq_raise(ch[4].irq);
 313     if (ch[5].status)
 314         qemu_irq_raise(ch[5].irq);
 315 }
 316
 317 static void omap_dma_interrupts_3_2_update(struct omap_dma_s *s)
 318 {
 319     struct omap_dma_channel_s *ch = s->ch;
 320     int i;
 321
 322     for (i = s->chans; i; ch ++, i --)
 323         if (ch->status)
 324             qemu_irq_raise(ch->irq);
 325 }
 326
 327 static void omap_dma_enable_3_1_mapping(struct omap_dma_s *s)
 328 {
 329     s->omap_3_1_mapping_disabled = 0;
 330     s->chans = 9;
 331     s->intr_update = omap_dma_interrupts_3_1_update;
 332 }
 333
 334 static void omap_dma_disable_3_1_mapping(struct omap_dma_s *s)
 335 {
 336     s->omap_3_1_mapping_disabled = 1;
 337     s->chans = 16;
 338     s->intr_update = omap_dma_interrupts_3_2_update;
 339 }
 340
 341 static void omap_dma_process_request(struct omap_dma_s *s, int request)
 342 {
 343     int channel;
 344     int drop_event = 0;
 345     struct omap_dma_channel_s *ch = s->ch;
 346
 347     for (channel = 0; channel < s->chans; channel ++, ch ++) {
 348         if (ch->enable && ch->sync == request) {
 349             if (!ch->active)
 350                 omap_dma_activate_channel(s, ch);
 351             else if (!ch->pending_request)
 352                 ch->pending_request = 1;
 353             else {
 354                 /* Request collision */
 355                 /* Second request received while processing other request */
 356                 ch->status |= EVENT_DROP_INTR;
 357                 drop_event = 1;
 358             }
 359         }
 360     }
 361
 362     if (drop_event)
 363         omap_dma_interrupts_update(s);
 364 }
 365
 366 static void omap_dma_transfer_generic(struct soc_dma_ch_s *dma)
 367 {
 368     uint8_t value[4];
 369     struct omap_dma_channel_s *ch = dma->opaque;
 370     struct omap_dma_reg_set_s *a = &ch->active_set;
 371     int bytes = dma->bytes;
 372 #ifdef MULTI_REQ
 373     uint16_t status = ch->status;
 374 #endif
 375
 376     do {
 377         /* Transfer a single element */
 378         /* FIXME: check the endianness */
 379         if (!ch->constant_fill)
 380             cpu_physical_memory_read(a->src, value, ch->data_type);
 381         else
 382             *(uint32_t *) value = ch->color;
 383
 384         if (!ch->transparent_copy || *(uint32_t *) value != ch->color)
 385             cpu_physical_memory_write(a->dest, value, ch->data_type);
 386
 387         a->src += a->elem_delta[0];
 388         a->dest += a->elem_delta[1];
 389         a->element ++;
 390
 391 #ifndef MULTI_REQ
 392         if (a->element == a->elements) {
 393             /* End of Frame */
 394             a->element = 0;
 395             a->src += a->frame_delta[0];
 396             a->dest += a->frame_delta[1];
 397             a->frame ++;
 398
 399             /* If the channel is async, update cpc */
 400             if (!ch->sync)
 401                 ch->cpc = a->dest & 0xffff;
 402         }
 403     } while ((bytes -= ch->data_type));
 404 #else
 405         /* If the channel is element synchronized, deactivate it */
 406         if (ch->sync && !ch->fs && !ch->bs)
 407             omap_dma_deactivate_channel(s, ch);
 408
 409         /* If it is the last frame, set the LAST_FRAME interrupt */
 410         if (a->element == 1 && a->frame == a->frames - 1)
 411             if (ch->interrupts & LAST_FRAME_INTR)
 412                 ch->status |= LAST_FRAME_INTR;
 413
 414         /* If the half of the frame was reached, set the HALF_FRAME
 415            interrupt */
 416         if (a->element == (a->elements >> 1))
 417             if (ch->interrupts & HALF_FRAME_INTR)
 418                 ch->status |= HALF_FRAME_INTR;
 419
 420         if (ch->fs && ch->bs) {
 421             a->pck_element ++;
 422             /* Check if a full packet has beed transferred.  */
 423             if (a->pck_element == a->pck_elements) {
 424                 a->pck_element = 0;
 425
 426                 /* Set the END_PKT interrupt */
 427                 if ((ch->interrupts & END_PKT_INTR) && !ch->src_sync)
 428                     ch->status |= END_PKT_INTR;
 429
 430                 /* If the channel is packet-synchronized, deactivate it */
 431                 if (ch->sync)
 432                     omap_dma_deactivate_channel(s, ch);
 433             }
 434         }
 435
 436         if (a->element == a->elements) {
 437             /* End of Frame */
 438             a->element = 0;
 439             a->src += a->frame_delta[0];
 440             a->dest += a->frame_delta[1];
 441             a->frame ++;
 442
 443             /* If the channel is frame synchronized, deactivate it */
 444             if (ch->sync && ch->fs && !ch->bs)
 445                 omap_dma_deactivate_channel(s, ch);
 446
 447             /* If the channel is async, update cpc */
 448             if (!ch->sync)
 449                 ch->cpc = a->dest & 0xffff;
 450
 451             /* Set the END_FRAME interrupt */
 452             if (ch->interrupts & END_FRAME_INTR)
 453                 ch->status |= END_FRAME_INTR;
 454
 455             if (a->frame == a->frames) {
 456                 /* End of Block */
 457                 /* Disable the channel */
 458
 459                 if (ch->omap_3_1_compatible_disable) {
 460                     omap_dma_disable_channel(s, ch);
 461                     if (ch->link_enabled)
 462                         omap_dma_enable_channel(s,
 463                                         &s->ch[ch->link_next_ch]);
 464                 } else {
 465                     if (!ch->auto_init)
 466                         omap_dma_disable_channel(s, ch);
 467                     else if (ch->repeat || ch->end_prog)
 468                         omap_dma_channel_load(ch);
 469                     else {
 470                         ch->waiting_end_prog = 1;
 471                         omap_dma_deactivate_channel(s, ch);
 472                     }
 473                 }
 474
 475                 if (ch->interrupts & END_BLOCK_INTR)
 476                     ch->status |= END_BLOCK_INTR;
 477             }
 478         }
 479     } while (status == ch->status && ch->active);
 480
 481     omap_dma_interrupts_update(s);
 482 #endif
 483 }
 484
 485 enum {
 486     omap_dma_intr_element_sync,
 487     omap_dma_intr_last_frame,
 488     omap_dma_intr_half_frame,
 489     omap_dma_intr_frame,
 490     omap_dma_intr_frame_sync,
 491     omap_dma_intr_packet,
 492     omap_dma_intr_packet_sync,
 493     omap_dma_intr_block,
 494     __omap_dma_intr_last,
 495 };
 496
 497 static void omap_dma_transfer_setup(struct soc_dma_ch_s *dma)
 498 {
 499     struct omap_dma_port_if_s *src_p, *dest_p;
 500     struct omap_dma_reg_set_s *a;
 501     struct omap_dma_channel_s *ch = dma->opaque;
 502     struct omap_dma_s *s = dma->dma->opaque;
 503     int frames, min_elems, elements[__omap_dma_intr_last];
 504
 505     a = &ch->active_set;
 506
 507     src_p = &s->mpu->port[ch->port[0]];
 508     dest_p = &s->mpu->port[ch->port[1]];
 509     if ((!ch->constant_fill && !src_p->addr_valid(s->mpu, a->src)) ||
 510                     (!dest_p->addr_valid(s->mpu, a->dest))) {
 511 #if 0
 512         /* Bus time-out */
 513         if (ch->interrupts & TIMEOUT_INTR)
 514             ch->status |= TIMEOUT_INTR;
 515         omap_dma_deactivate_channel(s, ch);
 516         continue;
 517 #endif
 518         printf("%s: Bus time-out in DMA%i operation\n",
 519                         __FUNCTION__, dma->num);
 520     }
 521
 522     min_elems = INT_MAX;
 523
 524     /* Check all the conditions that terminate the transfer starting
 525      * with those that can occur the soonest.  */
 526 #define INTR_CHECK(cond, id, nelements) \
 527     if (cond) {                 \
 528         elements[id] = nelements;       \
 529         if (elements[id] < min_elems)   \
 530             min_elems = elements[id];   \
 531     } else                              \
 532         elements[id] = INT_MAX;
 533
 534     /* Elements */
 535     INTR_CHECK(
 536                     ch->sync && !ch->fs && !ch->bs,
 537                     omap_dma_intr_element_sync,
 538                     1)
 539
 540     /* Frames */
 541     /* TODO: for transfers where entire frames can be read and written
 542      * using memcpy() but a->frame_delta is non-zero, try to still do
 543      * transfers using soc_dma but limit min_elems to a->elements - ...
 544      * See also the TODO in omap_dma_channel_load.  */
 545     INTR_CHECK(
 546                     (ch->interrupts & LAST_FRAME_INTR) &&
 547                     ((a->frame < a->frames - 1) || !a->element),
 548                     omap_dma_intr_last_frame,
 549                     (a->frames - a->frame - 2) * a->elements +
 550                     (a->elements - a->element + 1))
 551     INTR_CHECK(
 552                     ch->interrupts & HALF_FRAME_INTR,
 553                     omap_dma_intr_half_frame,
 554                     (a->elements >> 1) +
 555                     (a->element >= (a->elements >> 1) ? a->elements : 0) -
 556                     a->element)
 557     INTR_CHECK(
 558                     ch->sync && ch->fs && (ch->interrupts & END_FRAME_INTR),
 559                     omap_dma_intr_frame,
 560                     a->elements - a->element)
 561     INTR_CHECK(
 562                     ch->sync && ch->fs && !ch->bs,
 563                     omap_dma_intr_frame_sync,
 564                     a->elements - a->element)
 565
 566     /* Packets */
 567     INTR_CHECK(
 568                     ch->fs && ch->bs &&
 569                     (ch->interrupts & END_PKT_INTR) && !ch->src_sync,
 570                     omap_dma_intr_packet,
 571                     a->pck_elements - a->pck_element)
 572     INTR_CHECK(
 573                     ch->fs && ch->bs && ch->sync,
 574                     omap_dma_intr_packet_sync,
 575                     a->pck_elements - a->pck_element)
 576
 577     /* Blocks */
 578     INTR_CHECK(
 579                     1,
 580                     omap_dma_intr_block,
 581                     (a->frames - a->frame - 1) * a->elements +
 582                     (a->elements - a->element))
 583
 584     dma->bytes = min_elems * ch->data_type;
 585
 586     /* Set appropriate interrupts and/or deactivate channels */
 587
 588 #ifdef MULTI_REQ
 589     /* TODO: should all of this only be done if dma->update, and otherwise
 590      * inside omap_dma_transfer_generic below - check what's faster.  */
 591     if (dma->update) {
 592 #endif
 593
 594     /* If the channel is element synchronized, deactivate it */
 595     if (min_elems == elements[omap_dma_intr_element_sync])
 596         omap_dma_deactivate_channel(s, ch);
 597
 598     /* If it is the last frame, set the LAST_FRAME interrupt */
 599     if (min_elems == elements[omap_dma_intr_last_frame])
 600         ch->status |= LAST_FRAME_INTR;
 601
 602     /* If exactly half of the frame was reached, set the HALF_FRAME
 603        interrupt */
 604     if (min_elems == elements[omap_dma_intr_half_frame])
 605         ch->status |= HALF_FRAME_INTR;
 606
 607     /* If a full packet has been transferred, set the END_PKT interrupt */
 608     if (min_elems == elements[omap_dma_intr_packet])
 609         ch->status |= END_PKT_INTR;
 610
 611     /* If the channel is packet-synchronized, deactivate it */
 612     if (min_elems == elements[omap_dma_intr_packet_sync])
 613         omap_dma_deactivate_channel(s, ch);
 614
 615     /* If the channel is frame synchronized, deactivate it */
 616     if (min_elems == elements[omap_dma_intr_frame_sync])
 617         omap_dma_deactivate_channel(s, ch);
 618
 619     /* Set the END_FRAME interrupt */
 620     if (min_elems == elements[omap_dma_intr_frame])
 621         ch->status |= END_FRAME_INTR;
 622
 623     if (min_elems == elements[omap_dma_intr_block]) {
 624         /* End of Block */
 625         /* Disable the channel */
 626
 627         if (ch->omap_3_1_compatible_disable) {
 628             omap_dma_disable_channel(s, ch);
 629             if (ch->link_enabled)
 630                 omap_dma_enable_channel(s, &s->ch[ch->link_next_ch]);
 631         } else {
 632             if (!ch->auto_init)
 633                 omap_dma_disable_channel(s, ch);
 634             else if (ch->repeat || ch->end_prog)
 635                 omap_dma_channel_load(ch);
 636             else {
 637                 ch->waiting_end_prog = 1;
 638                 omap_dma_deactivate_channel(s, ch);
 639             }
 640         }
 641
 642         if (ch->interrupts & END_BLOCK_INTR)
 643             ch->status |= END_BLOCK_INTR;
 644     }
 645
 646     /* Update packet number */
 647     if (ch->fs && ch->bs) {
 648         a->pck_element += min_elems;
 649         a->pck_element %= a->pck_elements;
 650     }
 651
 652     /* TODO: check if we really need to update anything here or perhaps we
 653      * can skip part of this.  */
 654 #ifndef MULTI_REQ
 655     if (dma->update) {
 656 #endif
 657         a->element += min_elems;
 658
 659         frames     = a->element / a->elements;
 660         a->element = a->element % a->elements;
 661         a->frame  += frames;
 662         a->src    += min_elems * a->elem_delta[0] + frames * a->frame_delta[0];
 663         a->dest   += min_elems * a->elem_delta[1] + frames * a->frame_delta[1];
 664
 665         /* If the channel is async, update cpc */
 666         if (!ch->sync && frames)
 667             ch->cpc = a->dest & 0xffff;
 668
 669         /* TODO: if the destination port is IMIF or EMIFF, set the dirty
 670          * bits on it.  */
 671     }
 672
 673     omap_dma_interrupts_update(s);
 674 }
 675
 676 void omap_dma_reset(struct soc_dma_s *dma)
 677 {
 678     int i;
 679     struct omap_dma_s *s = dma->opaque;
 680
 681     soc_dma_reset(s->dma);
 682     if (s->model < omap_dma_4)
 683         s->gcr = 0x0004;
 684     else
 685         s->gcr = 0x00010010;
 686     s->ocp = 0x00000000;
 687     memset(&s->irqstat, 0, sizeof(s->irqstat));
 688     memset(&s->irqen, 0, sizeof(s->irqen));
 689     s->lcd_ch.src = emiff;
 690     s->lcd_ch.condition = 0;
 691     s->lcd_ch.interrupts = 0;
 692     s->lcd_ch.dual = 0;
 693     if (s->model < omap_dma_4)
 694         omap_dma_enable_3_1_mapping(s);
 695     for (i = 0; i < s->chans; i ++) {
 696         s->ch[i].suspend = 0;
 697         s->ch[i].prefetch = 0;
 698         s->ch[i].buf_disable = 0;
 699         s->ch[i].src_sync = 0;
 700         memset(&s->ch[i].burst, 0, sizeof(s->ch[i].burst));
 701         memset(&s->ch[i].port, 0, sizeof(s->ch[i].port));
 702         memset(&s->ch[i].mode, 0, sizeof(s->ch[i].mode));
 703         memset(&s->ch[i].frame_index, 0, sizeof(s->ch[i].frame_index));
 704         memset(&s->ch[i].element_index, 0, sizeof(s->ch[i].element_index));
 705         memset(&s->ch[i].endian, 0, sizeof(s->ch[i].endian));
 706         memset(&s->ch[i].endian_lock, 0, sizeof(s->ch[i].endian_lock));
 707         memset(&s->ch[i].translate, 0, sizeof(s->ch[i].translate));
 708         s->ch[i].write_mode = 0;
 709         s->ch[i].data_type = 0;
 710         s->ch[i].transparent_copy = 0;
 711         s->ch[i].constant_fill = 0;
 712         s->ch[i].color = 0x00000000;
 713         s->ch[i].end_prog = 0;
 714         s->ch[i].repeat = 0;
 715         s->ch[i].auto_init = 0;
 716         s->ch[i].link_enabled = 0;
 717         if (s->model < omap_dma_4)
 718             s->ch[i].interrupts = 0x0003;
 719         else
 720             s->ch[i].interrupts = 0x0000;
 721         s->ch[i].status = 0;
 722         s->ch[i].cstatus = 0;
 723         s->ch[i].active = 0;
 724         s->ch[i].enable = 0;
 725         s->ch[i].sync = 0;
 726         s->ch[i].pending_request = 0;
 727         s->ch[i].waiting_end_prog = 0;
 728         s->ch[i].cpc = 0x0000;
 729         s->ch[i].fs = 0;
 730         s->ch[i].bs = 0;
 731         s->ch[i].omap_3_1_compatible_disable = 0;
 732         memset(&s->ch[i].active_set, 0, sizeof(s->ch[i].active_set));
 733         s->ch[i].priority = 0;
 734         s->ch[i].interleave_disabled = 0;
 735         s->ch[i].type = 0;
 736     }
 737 }
 738
 739 static int omap_dma_ch_reg_read(struct omap_dma_s *s,
 740                 struct omap_dma_channel_s *ch, int reg, uint16_t *value)
 741 {
 742     switch (reg) {
 743     case 0x00:  /* SYS_DMA_CSDP_CH0 */
 744         *value = (ch->burst[1] << 14) |
 745                 (ch->pack[1] << 13) |
 746                 (ch->port[1] << 9) |
 747                 (ch->burst[0] << 7) |
 748                 (ch->pack[0] << 6) |
 749                 (ch->port[0] << 2) |
 750                 (ch->data_type >> 1);
 751         break;
 752
 753     case 0x02:  /* SYS_DMA_CCR_CH0 */
 754         if (s->model <= omap_dma_3_1)
 755             *value = 0 << 10;                   /* FIFO_FLUSH reads as 0 */
 756         else
 757             *value = ch->omap_3_1_compatible_disable << 10;
 758         *value |= (ch->mode[1] << 14) |
 759                 (ch->mode[0] << 12) |
 760                 (ch->end_prog << 11) |
 761                 (ch->repeat << 9) |
 762                 (ch->auto_init << 8) |
 763                 (ch->enable << 7) |
 764                 (ch->priority << 6) |
 765                 (ch->fs << 5) | ch->sync;
 766         break;
 767
 768     case 0x04:  /* SYS_DMA_CICR_CH0 */
 769         *value = ch->interrupts;
 770         break;
 771
 772     case 0x06:  /* SYS_DMA_CSR_CH0 */
 773         *value = ch->status;
 774         ch->status &= SYNC;
 775         if (!ch->omap_3_1_compatible_disable && ch->sibling) {
 776             *value |= (ch->sibling->status & 0x3f) << 6;
 777             ch->sibling->status &= SYNC;
 778         }
 779         qemu_irq_lower(ch->irq);
 780         break;
 781
 782     case 0x08:  /* SYS_DMA_CSSA_L_CH0 */
 783         *value = ch->addr[0] & 0x0000ffff;
 784         break;
 785
 786     case 0x0a:  /* SYS_DMA_CSSA_U_CH0 */
 787         *value = ch->addr[0] >> 16;
 788         break;
 789
 790     case 0x0c:  /* SYS_DMA_CDSA_L_CH0 */
 791         *value = ch->addr[1] & 0x0000ffff;
 792         break;
 793
 794     case 0x0e:  /* SYS_DMA_CDSA_U_CH0 */
 795         *value = ch->addr[1] >> 16;
 796         break;
 797
 798     case 0x10:  /* SYS_DMA_CEN_CH0 */
 799         *value = ch->elements;
 800         break;
 801
 802     case 0x12:  /* SYS_DMA_CFN_CH0 */
 803         *value = ch->frames;
 804         break;
 805
 806     case 0x14:  /* SYS_DMA_CFI_CH0 */
 807         *value = ch->frame_index[0];
 808         break;
 809
 810     case 0x16:  /* SYS_DMA_CEI_CH0 */
 811         *value = ch->element_index[0];
 812         break;
 813
 814     case 0x18:  /* SYS_DMA_CPC_CH0 or DMA_CSAC */
 815         if (ch->omap_3_1_compatible_disable)
 816             *value = ch->active_set.src & 0xffff;       /* CSAC */
 817         else
 818             *value = ch->cpc;
 819         break;
 820
 821     case 0x1a:  /* DMA_CDAC */
 822         *value = ch->active_set.dest & 0xffff;  /* CDAC */
 823         break;
 824
 825     case 0x1c:  /* DMA_CDEI */
 826         *value = ch->element_index[1];
 827         break;
 828
 829     case 0x1e:  /* DMA_CDFI */
 830         *value = ch->frame_index[1];
 831         break;
 832
 833     case 0x20:  /* DMA_COLOR_L */
 834         *value = ch->color & 0xffff;
 835         break;
 836
 837     case 0x22:  /* DMA_COLOR_U */
 838         *value = ch->color >> 16;
 839         break;
 840
 841     case 0x24:  /* DMA_CCR2 */
 842         *value = (ch->bs << 2) |
 843                 (ch->transparent_copy << 1) |
 844                 ch->constant_fill;
 845         break;
 846
 847     case 0x28:  /* DMA_CLNK_CTRL */
 848         *value = (ch->link_enabled << 15) |
 849                 (ch->link_next_ch & 0xf);
 850         break;
 851
 852     case 0x2a:  /* DMA_LCH_CTRL */
 853         *value = (ch->interleave_disabled << 15) |
 854                 ch->type;
 855         break;
 856
 857     default:
 858         return 1;
 859     }
 860     return 0;
 861 }
 862
 863 static int omap_dma_ch_reg_write(struct omap_dma_s *s,
 864                 struct omap_dma_channel_s *ch, int reg, uint16_t value)
 865 {
 866     switch (reg) {
 867     case 0x00:  /* SYS_DMA_CSDP_CH0 */
 868         ch->burst[1] = (value & 0xc000) >> 14;
 869         ch->pack[1] = (value & 0x2000) >> 13;
 870         ch->port[1] = (enum omap_dma_port) ((value & 0x1e00) >> 9);
 871         ch->burst[0] = (value & 0x0180) >> 7;
 872         ch->pack[0] = (value & 0x0040) >> 6;
 873         ch->port[0] = (enum omap_dma_port) ((value & 0x003c) >> 2);
 874         ch->data_type = 1 << (value & 3);
 875         if (ch->port[0] >= __omap_dma_port_last)
 876             printf("%s: invalid DMA port %i\n", __FUNCTION__,
 877                             ch->port[0]);
 878         if (ch->port[1] >= __omap_dma_port_last)
 879             printf("%s: invalid DMA port %i\n", __FUNCTION__,
 880                             ch->port[1]);
 881         if ((value & 3) == 3)
 882             printf("%s: bad data_type for DMA channel\n", __FUNCTION__);
 883         break;
 884
 885     case 0x02:  /* SYS_DMA_CCR_CH0 */
 886         ch->mode[1] = (omap_dma_addressing_t) ((value & 0xc000) >> 14);
 887         ch->mode[0] = (omap_dma_addressing_t) ((value & 0x3000) >> 12);
 888         ch->end_prog = (value & 0x0800) >> 11;
 889         if (s->model >= omap_dma_3_2)
 890             ch->omap_3_1_compatible_disable  = (value >> 10) & 0x1;
 891         ch->repeat = (value & 0x0200) >> 9;
 892         ch->auto_init = (value & 0x0100) >> 8;
 893         ch->priority = (value & 0x0040) >> 6;
 894         ch->fs = (value & 0x0020) >> 5;
 895         ch->sync = value & 0x001f;
 896
 897         if (value & 0x0080)
 898             omap_dma_enable_channel(s, ch);
 899         else
 900             omap_dma_disable_channel(s, ch);
 901
 902         if (ch->end_prog)
 903             omap_dma_channel_end_prog(s, ch);
 904
 905         break;
 906
 907     case 0x04:  /* SYS_DMA_CICR_CH0 */
 908         ch->interrupts = value & 0x3f;
 909         break;
 910
 911     case 0x06:  /* SYS_DMA_CSR_CH0 */
 912         OMAP_RO_REG((target_phys_addr_t) reg);
 913         break;
 914
 915     case 0x08:  /* SYS_DMA_CSSA_L_CH0 */
 916         ch->addr[0] &= 0xffff0000;
 917         ch->addr[0] |= value;
 918         break;
 919
 920     case 0x0a:  /* SYS_DMA_CSSA_U_CH0 */
 921         ch->addr[0] &= 0x0000ffff;
 922         ch->addr[0] |= (uint32_t) value << 16;
 923         break;
 924
 925     case 0x0c:  /* SYS_DMA_CDSA_L_CH0 */
 926         ch->addr[1] &= 0xffff0000;
 927         ch->addr[1] |= value;
 928         break;
 929
 930     case 0x0e:  /* SYS_DMA_CDSA_U_CH0 */
 931         ch->addr[1] &= 0x0000ffff;
 932         ch->addr[1] |= (uint32_t) value << 16;
 933         break;
 934
 935     case 0x10:  /* SYS_DMA_CEN_CH0 */
 936         ch->elements = value;
 937         break;
 938
 939     case 0x12:  /* SYS_DMA_CFN_CH0 */
 940         ch->frames = value;
 941         break;
 942
 943     case 0x14:  /* SYS_DMA_CFI_CH0 */
 944         ch->frame_index[0] = (int16_t) value;
 945         break;
 946
 947     case 0x16:  /* SYS_DMA_CEI_CH0 */
 948         ch->element_index[0] = (int16_t) value;
 949         break;
 950
 951     case 0x18:  /* SYS_DMA_CPC_CH0 or DMA_CSAC */
 952         OMAP_RO_REG((target_phys_addr_t) reg);
 953         break;
 954
 955     case 0x1c:  /* DMA_CDEI */
 956         ch->element_index[1] = (int16_t) value;
 957         break;
 958
 959     case 0x1e:  /* DMA_CDFI */
 960         ch->frame_index[1] = (int16_t) value;
 961         break;
 962
 963     case 0x20:  /* DMA_COLOR_L */
 964         ch->color &= 0xffff0000;
 965         ch->color |= value;
 966         break;
 967
 968     case 0x22:  /* DMA_COLOR_U */
 969         ch->color &= 0xffff;
 970         ch->color |= value << 16;
 971         break;
 972
 973     case 0x24:  /* DMA_CCR2 */
 974         ch->bs = (value >> 2) & 0x1;
 975         ch->transparent_copy = (value >> 1) & 0x1;
 976         ch->constant_fill = value & 0x1;
 977         break;
 978
 979     case 0x28:  /* DMA_CLNK_CTRL */
 980         ch->link_enabled = (value >> 15) & 0x1;
 981         if (value & (1 << 14)) {                        /* Stop_Lnk */
 982             ch->link_enabled = 0;
 983             omap_dma_disable_channel(s, ch);
 984         }
 985         ch->link_next_ch = value & 0x1f;
 986         break;
 987
 988     case 0x2a:  /* DMA_LCH_CTRL */
 989         ch->interleave_disabled = (value >> 15) & 0x1;
 990         ch->type = value & 0xf;
 991         break;
 992
 993     default:
 994         return 1;
 995     }
 996     return 0;
 997 }
 998
 999 static int omap_dma_3_2_lcd_write(struct omap_dma_lcd_channel_s *s, int offset,
1000                 uint16_t value)
1001 {
1002     switch (offset) {
1003     case 0xbc0: /* DMA_LCD_CSDP */
1004         s->brust_f2 = (value >> 14) & 0x3;
1005         s->pack_f2 = (value >> 13) & 0x1;
1006         s->data_type_f2 = (1 << ((value >> 11) & 0x3));
1007         s->brust_f1 = (value >> 7) & 0x3;
1008         s->pack_f1 = (value >> 6) & 0x1;
1009         s->data_type_f1 = (1 << ((value >> 0) & 0x3));
1010         break;
1011
1012     case 0xbc2: /* DMA_LCD_CCR */
1013         s->mode_f2 = (value >> 14) & 0x3;
1014         s->mode_f1 = (value >> 12) & 0x3;
1015         s->end_prog = (value >> 11) & 0x1;
1016         s->omap_3_1_compatible_disable = (value >> 10) & 0x1;
1017         s->repeat = (value >> 9) & 0x1;
1018         s->auto_init = (value >> 8) & 0x1;
1019         s->running = (value >> 7) & 0x1;
1020         s->priority = (value >> 6) & 0x1;
1021         s->bs = (value >> 4) & 0x1;
1022         break;
1023
1024     case 0xbc4: /* DMA_LCD_CTRL */
1025         s->dst = (value >> 8) & 0x1;
1026         s->src = ((value >> 6) & 0x3) << 1;
1027         s->condition = 0;
1028         /* Assume no bus errors and thus no BUS_ERROR irq bits.  */
1029         s->interrupts = (value >> 1) & 1;
1030         s->dual = value & 1;
1031         break;
1032
1033     case 0xbc8: /* TOP_B1_L */
1034         s->src_f1_top &= 0xffff0000;
1035         s->src_f1_top |= 0x0000ffff & value;
1036         break;
1037
1038     case 0xbca: /* TOP_B1_U */
1039         s->src_f1_top &= 0x0000ffff;
1040         s->src_f1_top |= value << 16;
1041         break;
1042
1043     case 0xbcc: /* BOT_B1_L */
1044         s->src_f1_bottom &= 0xffff0000;
1045         s->src_f1_bottom |= 0x0000ffff & value;
1046         break;
1047
1048     case 0xbce: /* BOT_B1_U */
1049         s->src_f1_bottom &= 0x0000ffff;
1050         s->src_f1_bottom |= (uint32_t) value << 16;
1051         break;
1052
1053     case 0xbd0: /* TOP_B2_L */
1054         s->src_f2_top &= 0xffff0000;
1055         s->src_f2_top |= 0x0000ffff & value;
1056         break;
1057
1058     case 0xbd2: /* TOP_B2_U */
1059         s->src_f2_top &= 0x0000ffff;
1060         s->src_f2_top |= (uint32_t) value << 16;
1061         break;
1062
1063     case 0xbd4: /* BOT_B2_L */
1064         s->src_f2_bottom &= 0xffff0000;
1065         s->src_f2_bottom |= 0x0000ffff & value;
1066         break;
1067
1068     case 0xbd6: /* BOT_B2_U */
1069         s->src_f2_bottom &= 0x0000ffff;
1070         s->src_f2_bottom |= (uint32_t) value << 16;
1071         break;
1072
1073     case 0xbd8: /* DMA_LCD_SRC_EI_B1 */
1074         s->element_index_f1 = value;
1075         break;
1076
1077     case 0xbda: /* DMA_LCD_SRC_FI_B1_L */
1078         s->frame_index_f1 &= 0xffff0000;
1079         s->frame_index_f1 |= 0x0000ffff & value;
1080         break;
1081
1082     case 0xbf4: /* DMA_LCD_SRC_FI_B1_U */
1083         s->frame_index_f1 &= 0x0000ffff;
1084         s->frame_index_f1 |= (uint32_t) value << 16;
1085         break;
1086
1087     case 0xbdc: /* DMA_LCD_SRC_EI_B2 */
1088         s->element_index_f2 = value;
1089         break;
1090
1091     case 0xbde: /* DMA_LCD_SRC_FI_B2_L */
1092         s->frame_index_f2 &= 0xffff0000;
1093         s->frame_index_f2 |= 0x0000ffff & value;
1094         break;
1095
1096     case 0xbf6: /* DMA_LCD_SRC_FI_B2_U */
1097         s->frame_index_f2 &= 0x0000ffff;
1098         s->frame_index_f2 |= (uint32_t) value << 16;
1099         break;
1100
1101     case 0xbe0: /* DMA_LCD_SRC_EN_B1 */
1102         s->elements_f1 = value;
1103         break;
1104
1105     case 0xbe4: /* DMA_LCD_SRC_FN_B1 */
1106         s->frames_f1 = value;
1107         break;
1108
1109     case 0xbe2: /* DMA_LCD_SRC_EN_B2 */
1110         s->elements_f2 = value;
1111         break;
1112
1113     case 0xbe6: /* DMA_LCD_SRC_FN_B2 */
1114         s->frames_f2 = value;
1115         break;
1116
1117     case 0xbea: /* DMA_LCD_LCH_CTRL */
1118         s->lch_type = value & 0xf;
1119         break;
1120
1121     default:
1122         return 1;
1123     }
1124     return 0;
1125 }
1126
1127 static int omap_dma_3_2_lcd_read(struct omap_dma_lcd_channel_s *s, int offset,
1128                 uint16_t *ret)
1129 {
1130     switch (offset) {
1131     case 0xbc0: /* DMA_LCD_CSDP */
1132         *ret = (s->brust_f2 << 14) |
1133             (s->pack_f2 << 13) |
1134             ((s->data_type_f2 >> 1) << 11) |
1135             (s->brust_f1 << 7) |
1136             (s->pack_f1 << 6) |
1137             ((s->data_type_f1 >> 1) << 0);
1138         break;
1139
1140     case 0xbc2: /* DMA_LCD_CCR */
1141         *ret = (s->mode_f2 << 14) |
1142             (s->mode_f1 << 12) |
1143             (s->end_prog << 11) |
1144             (s->omap_3_1_compatible_disable << 10) |
1145             (s->repeat << 9) |
1146             (s->auto_init << 8) |
1147             (s->running << 7) |
1148             (s->priority << 6) |
1149             (s->bs << 4);
1150         break;
1151
1152     case 0xbc4: /* DMA_LCD_CTRL */
1153         qemu_irq_lower(s->irq);
1154         *ret = (s->dst << 8) |
1155             ((s->src & 0x6) << 5) |
1156             (s->condition << 3) |
1157             (s->interrupts << 1) |
1158             s->dual;
1159         break;
1160
1161     case 0xbc8: /* TOP_B1_L */
1162         *ret = s->src_f1_top & 0xffff;
1163         break;
1164
1165     case 0xbca: /* TOP_B1_U */
1166         *ret = s->src_f1_top >> 16;
1167         break;
1168
1169     case 0xbcc: /* BOT_B1_L */
1170         *ret = s->src_f1_bottom & 0xffff;
1171         break;
1172
1173     case 0xbce: /* BOT_B1_U */
1174         *ret = s->src_f1_bottom >> 16;
1175         break;
1176
1177     case 0xbd0: /* TOP_B2_L */
1178         *ret = s->src_f2_top & 0xffff;
1179         break;
1180
1181     case 0xbd2: /* TOP_B2_U */
1182         *ret = s->src_f2_top >> 16;
1183         break;
1184
1185     case 0xbd4: /* BOT_B2_L */
1186         *ret = s->src_f2_bottom & 0xffff;
1187         break;
1188
1189     case 0xbd6: /* BOT_B2_U */
1190         *ret = s->src_f2_bottom >> 16;
1191         break;
1192
1193     case 0xbd8: /* DMA_LCD_SRC_EI_B1 */
1194         *ret = s->element_index_f1;
1195         break;
1196
1197     case 0xbda: /* DMA_LCD_SRC_FI_B1_L */
1198         *ret = s->frame_index_f1 & 0xffff;
1199         break;
1200
1201     case 0xbf4: /* DMA_LCD_SRC_FI_B1_U */
1202         *ret = s->frame_index_f1 >> 16;
1203         break;
1204
1205     case 0xbdc: /* DMA_LCD_SRC_EI_B2 */
1206         *ret = s->element_index_f2;
1207         break;
1208
1209     case 0xbde: /* DMA_LCD_SRC_FI_B2_L */
1210         *ret = s->frame_index_f2 & 0xffff;
1211         break;
1212
1213     case 0xbf6: /* DMA_LCD_SRC_FI_B2_U */
1214         *ret = s->frame_index_f2 >> 16;
1215         break;
1216
1217     case 0xbe0: /* DMA_LCD_SRC_EN_B1 */
1218         *ret = s->elements_f1;
1219         break;
1220
1221     case 0xbe4: /* DMA_LCD_SRC_FN_B1 */
1222         *ret = s->frames_f1;
1223         break;
1224
1225     case 0xbe2: /* DMA_LCD_SRC_EN_B2 */
1226         *ret = s->elements_f2;
1227         break;
1228
1229     case 0xbe6: /* DMA_LCD_SRC_FN_B2 */
1230         *ret = s->frames_f2;
1231         break;
1232
1233     case 0xbea: /* DMA_LCD_LCH_CTRL */
1234         *ret = s->lch_type;
1235         break;
1236
1237     default:
1238         return 1;
1239     }
1240     return 0;
1241 }
1242
1243 static int omap_dma_3_1_lcd_write(struct omap_dma_lcd_channel_s *s, int offset,
1244                 uint16_t value)
1245 {
1246     switch (offset) {
1247     case 0x300: /* SYS_DMA_LCD_CTRL */
1248         s->src = (value & 0x40) ? imif : emiff;
1249         s->condition = 0;
1250         /* Assume no bus errors and thus no BUS_ERROR irq bits.  */
1251         s->interrupts = (value >> 1) & 1;
1252         s->dual = value & 1;
1253         break;
1254
1255     case 0x302: /* SYS_DMA_LCD_TOP_F1_L */
1256         s->src_f1_top &= 0xffff0000;
1257         s->src_f1_top |= 0x0000ffff & value;
1258         break;
1259
1260     case 0x304: /* SYS_DMA_LCD_TOP_F1_U */
1261         s->src_f1_top &= 0x0000ffff;
1262         s->src_f1_top |= value << 16;
1263         break;
1264
1265     case 0x306: /* SYS_DMA_LCD_BOT_F1_L */
1266         s->src_f1_bottom &= 0xffff0000;
1267         s->src_f1_bottom |= 0x0000ffff & value;
1268         break;
1269
1270     case 0x308: /* SYS_DMA_LCD_BOT_F1_U */
1271         s->src_f1_bottom &= 0x0000ffff;
1272         s->src_f1_bottom |= value << 16;
1273         break;
1274
1275     case 0x30a: /* SYS_DMA_LCD_TOP_F2_L */
1276         s->src_f2_top &= 0xffff0000;
1277         s->src_f2_top |= 0x0000ffff & value;
1278         break;
1279
1280     case 0x30c: /* SYS_DMA_LCD_TOP_F2_U */
1281         s->src_f2_top &= 0x0000ffff;
1282         s->src_f2_top |= value << 16;
1283         break;
1284
1285     case 0x30e: /* SYS_DMA_LCD_BOT_F2_L */
1286         s->src_f2_bottom &= 0xffff0000;
1287         s->src_f2_bottom |= 0x0000ffff & value;
1288         break;
1289
1290     case 0x310: /* SYS_DMA_LCD_BOT_F2_U */
1291         s->src_f2_bottom &= 0x0000ffff;
1292         s->src_f2_bottom |= value << 16;
1293         break;
1294
1295     default:
1296         return 1;
1297     }
1298     return 0;
1299 }
1300
1301 static int omap_dma_3_1_lcd_read(struct omap_dma_lcd_channel_s *s, int offset,
1302                 uint16_t *ret)
1303 {
1304     int i;
1305
1306     switch (offset) {
1307     case 0x300: /* SYS_DMA_LCD_CTRL */
1308         i = s->condition;
1309         s->condition = 0;
1310         qemu_irq_lower(s->irq);
1311         *ret = ((s->src == imif) << 6) | (i << 3) |
1312                 (s->interrupts << 1) | s->dual;
1313         break;
1314
1315     case 0x302: /* SYS_DMA_LCD_TOP_F1_L */
1316         *ret = s->src_f1_top & 0xffff;
1317         break;
1318
1319     case 0x304: /* SYS_DMA_LCD_TOP_F1_U */
1320         *ret = s->src_f1_top >> 16;
1321         break;
1322
1323     case 0x306: /* SYS_DMA_LCD_BOT_F1_L */
1324         *ret = s->src_f1_bottom & 0xffff;
1325         break;
1326
1327     case 0x308: /* SYS_DMA_LCD_BOT_F1_U */
1328         *ret = s->src_f1_bottom >> 16;
1329         break;
1330
1331     case 0x30a: /* SYS_DMA_LCD_TOP_F2_L */
1332         *ret = s->src_f2_top & 0xffff;
1333         break;
1334
1335     case 0x30c: /* SYS_DMA_LCD_TOP_F2_U */
1336         *ret = s->src_f2_top >> 16;
1337         break;
1338
1339     case 0x30e: /* SYS_DMA_LCD_BOT_F2_L */
1340         *ret = s->src_f2_bottom & 0xffff;
1341         break;
1342
1343     case 0x310: /* SYS_DMA_LCD_BOT_F2_U */
1344         *ret = s->src_f2_bottom >> 16;
1345         break;
1346
1347     default:
1348         return 1;
1349     }
1350     return 0;
1351 }
1352
1353 static int omap_dma_sys_write(struct omap_dma_s *s, int offset, uint16_t value)
1354 {
1355     switch (offset) {
1356     case 0x400: /* SYS_DMA_GCR */
1357         s->gcr = value;
1358         break;
1359
1360     case 0x404: /* DMA_GSCR */
1361         if (value & 0x8)
1362             omap_dma_disable_3_1_mapping(s);
1363         else
1364             omap_dma_enable_3_1_mapping(s);
1365         break;
1366
1367     case 0x408: /* DMA_GRST */
1368         if (value & 0x1)
1369             omap_dma_reset(s->dma);
1370         break;
1371
1372     default:
1373         return 1;
1374     }
1375     return 0;
1376 }
1377
1378 static int omap_dma_sys_read(struct omap_dma_s *s, int offset,
1379                 uint16_t *ret)
1380 {
1381     switch (offset) {
1382     case 0x400: /* SYS_DMA_GCR */
1383         *ret = s->gcr;
1384         break;
1385
1386     case 0x404: /* DMA_GSCR */
1387         *ret = s->omap_3_1_mapping_disabled << 3;
1388         break;
1389
1390     case 0x408: /* DMA_GRST */
1391         *ret = 0;
1392         break;
1393
1394     case 0x442: /* DMA_HW_ID */
1395     case 0x444: /* DMA_PCh2_ID */
1396     case 0x446: /* DMA_PCh0_ID */
1397     case 0x448: /* DMA_PCh1_ID */
1398     case 0x44a: /* DMA_PChG_ID */
1399     case 0x44c: /* DMA_PChD_ID */
1400         *ret = 1;
1401         break;
1402
1403     case 0x44e: /* DMA_CAPS_0_U */
1404         *ret = (s->caps[0] >> 16) & 0xffff;
1405         break;
1406     case 0x450: /* DMA_CAPS_0_L */
1407         *ret = (s->caps[0] >>  0) & 0xffff;
1408         break;
1409
1410     case 0x452: /* DMA_CAPS_1_U */
1411         *ret = (s->caps[1] >> 16) & 0xffff;
1412         break;
1413     case 0x454: /* DMA_CAPS_1_L */
1414         *ret = (s->caps[1] >>  0) & 0xffff;
1415         break;
1416
1417     case 0x456: /* DMA_CAPS_2 */
1418         *ret = s->caps[2];
1419         break;
1420
1421     case 0x458: /* DMA_CAPS_3 */
1422         *ret = s->caps[3];
1423         break;
1424
1425     case 0x45a: /* DMA_CAPS_4 */
1426         *ret = s->caps[4];
1427         break;
1428
1429     case 0x460: /* DMA_PCh2_SR */
1430     case 0x480: /* DMA_PCh0_SR */
1431     case 0x482: /* DMA_PCh1_SR */
1432     case 0x4c0: /* DMA_PChD_SR_0 */
1433         printf("%s: Physical Channel Status Registers not implemented.\n",
1434                __FUNCTION__);
1435         *ret = 0xff;
1436         break;
1437
1438     default:
1439         return 1;
1440     }
1441     return 0;
1442 }
1443
1444 static uint32_t omap_dma_read(void *opaque, target_phys_addr_t addr)
1445 {
1446     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1447     int reg, ch;
1448     uint16_t ret;
1449
1450     switch (addr) {
1451     case 0x300 ... 0x3fe:
1452         if (s->model <= omap_dma_3_1 || !s->omap_3_1_mapping_disabled) {
1453             if (omap_dma_3_1_lcd_read(&s->lcd_ch, addr, &ret))
1454                 break;
1455             return ret;
1456         }
1457         /* Fall through. */
1458     case 0x000 ... 0x2fe:
1459         reg = addr & 0x3f;
1460         ch = (addr >> 6) & 0x0f;
1461         if (omap_dma_ch_reg_read(s, &s->ch[ch], reg, &ret))
1462             break;
1463         return ret;
1464
1465     case 0x404 ... 0x4fe:
1466         if (s->model <= omap_dma_3_1)
1467             break;
1468         /* Fall through. */
1469     case 0x400:
1470         if (omap_dma_sys_read(s, addr, &ret))
1471             break;
1472         return ret;
1473
1474     case 0xb00 ... 0xbfe:
1475         if (s->model == omap_dma_3_2 && s->omap_3_1_mapping_disabled) {
1476             if (omap_dma_3_2_lcd_read(&s->lcd_ch, addr, &ret))
1477                 break;
1478             return ret;
1479         }
1480         break;
1481     }
1482
1483     OMAP_BAD_REG(addr);
1484     return 0;
1485 }
1486
1487 static void omap_dma_write(void *opaque, target_phys_addr_t addr,
1488                 uint32_t value)
1489 {
1490     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1491     int reg, ch;
1492
1493     switch (addr) {
1494     case 0x300 ... 0x3fe:
1495         if (s->model <= omap_dma_3_1 || !s->omap_3_1_mapping_disabled) {
1496             if (omap_dma_3_1_lcd_write(&s->lcd_ch, addr, value))
1497                 break;
1498             return;
1499         }
1500         /* Fall through.  */
1501     case 0x000 ... 0x2fe:
1502         reg = addr & 0x3f;
1503         ch = (addr >> 6) & 0x0f;
1504         if (omap_dma_ch_reg_write(s, &s->ch[ch], reg, value))
1505             break;
1506         return;
1507
1508     case 0x404 ... 0x4fe:
1509         if (s->model <= omap_dma_3_1)
1510             break;
1511     case 0x400:
1512         /* Fall through. */
1513         if (omap_dma_sys_write(s, addr, value))
1514             break;
1515         return;
1516
1517     case 0xb00 ... 0xbfe:
1518         if (s->model == omap_dma_3_2 && s->omap_3_1_mapping_disabled) {
1519             if (omap_dma_3_2_lcd_write(&s->lcd_ch, addr, value))
1520                 break;
1521             return;
1522         }
1523         break;
1524     }
1525
1526     OMAP_BAD_REG(addr);
1527 }
1528
1529 static CPUReadMemoryFunc * const omap_dma_readfn[] = {
1530     omap_badwidth_read16,
1531     omap_dma_read,
1532     omap_badwidth_read16,
1533 };
1534
1535 static CPUWriteMemoryFunc * const omap_dma_writefn[] = {
1536     omap_badwidth_write16,
1537     omap_dma_write,
1538     omap_badwidth_write16,
1539 };
1540
1541 static void omap_dma_request(void *opaque, int drq, int req)
1542 {
1543     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1544     /* The request pins are level triggered in QEMU.  */
1545     if (req) {
1546         if (~s->dma->drqbmp & (1 << drq)) {
1547             s->dma->drqbmp |= 1 << drq;
1548             omap_dma_process_request(s, drq);
1549         }
1550     } else
1551         s->dma->drqbmp &= ~(1 << drq);
1552 }
1553
1554 /* XXX: this won't be needed once soc_dma knows about clocks.  */
1555 static void omap_dma_clk_update(void *opaque, int line, int on)
1556 {
1557     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1558     int i;
1559
1560     s->dma->freq = omap_clk_getrate(s->clk);
1561
1562     for (i = 0; i < s->chans; i ++)
1563         if (s->ch[i].active)
1564             soc_dma_set_request(s->ch[i].dma, on);
1565 }
1566
1567 static void omap_dma_setcaps(struct omap_dma_s *s)
1568 {
1569     switch (s->model) {
1570     default:
1571     case omap_dma_3_1:
1572         break;
1573     case omap_dma_3_2:
1574     case omap_dma_4:
1575         /* XXX Only available for sDMA */
1576         s->caps[0] =
1577                 (1 << 19) |     /* Constant Fill Capability */
1578                 (1 << 18);      /* Transparent BLT Capability */
1579         s->caps[1] =
1580                 (1 << 1);       /* 1-bit palettized capability (DMA 3.2 only) */
1581         s->caps[2] =
1582                 (1 << 8) |      /* SEPARATE_SRC_AND_DST_INDEX_CPBLTY */
1583                 (1 << 7) |      /* DST_DOUBLE_INDEX_ADRS_CPBLTY */
1584                 (1 << 6) |      /* DST_SINGLE_INDEX_ADRS_CPBLTY */
1585                 (1 << 5) |      /* DST_POST_INCRMNT_ADRS_CPBLTY */
1586                 (1 << 4) |      /* DST_CONST_ADRS_CPBLTY */
1587                 (1 << 3) |      /* SRC_DOUBLE_INDEX_ADRS_CPBLTY */
1588                 (1 << 2) |      /* SRC_SINGLE_INDEX_ADRS_CPBLTY */
1589                 (1 << 1) |      /* SRC_POST_INCRMNT_ADRS_CPBLTY */
1590                 (1 << 0);       /* SRC_CONST_ADRS_CPBLTY */
1591         s->caps[3] =
1592                 (1 << 6) |      /* BLOCK_SYNCHR_CPBLTY (DMA 4 only) */
1593                 (1 << 7) |      /* PKT_SYNCHR_CPBLTY (DMA 4 only) */
1594                 (1 << 5) |      /* CHANNEL_CHAINING_CPBLTY */
1595                 (1 << 4) |      /* LCh_INTERLEAVE_CPBLTY */
1596                 (1 << 3) |      /* AUTOINIT_REPEAT_CPBLTY (DMA 3.2 only) */
1597                 (1 << 2) |      /* AUTOINIT_ENDPROG_CPBLTY (DMA 3.2 only) */
1598                 (1 << 1) |      /* FRAME_SYNCHR_CPBLTY */
1599                 (1 << 0);       /* ELMNT_SYNCHR_CPBLTY */
1600         s->caps[4] =
1601                 (1 << 7) |      /* PKT_INTERRUPT_CPBLTY (DMA 4 only) */
1602                 (1 << 6) |      /* SYNC_STATUS_CPBLTY */
1603                 (1 << 5) |      /* BLOCK_INTERRUPT_CPBLTY */
1604                 (1 << 4) |      /* LAST_FRAME_INTERRUPT_CPBLTY */
1605                 (1 << 3) |      /* FRAME_INTERRUPT_CPBLTY */
1606                 (1 << 2) |      /* HALF_FRAME_INTERRUPT_CPBLTY */
1607                 (1 << 1) |      /* EVENT_DROP_INTERRUPT_CPBLTY */
1608                 (1 << 0);       /* TIMEOUT_INTERRUPT_CPBLTY (DMA 3.2 only) */
1609         break;
1610     }
1611 }
1612
1613 struct soc_dma_s *omap_dma_init(target_phys_addr_t base, qemu_irq *irqs,
1614                 qemu_irq lcd_irq, struct omap_mpu_state_s *mpu, omap_clk clk,
1615                 enum omap_dma_model model)
1616 {
1617     int iomemtype, num_irqs, memsize, i;
1618     struct omap_dma_s *s = (struct omap_dma_s *)
1619             qemu_mallocz(sizeof(struct omap_dma_s));
1620
1621     if (model <= omap_dma_3_1) {
1622         num_irqs = 6;
1623         memsize = 0x800;
1624     } else {
1625         num_irqs = 16;
1626         memsize = 0xc00;
1627     }
1628     s->model = model;
1629     s->mpu = mpu;
1630     s->clk = clk;
1631     s->lcd_ch.irq = lcd_irq;
1632     s->lcd_ch.mpu = mpu;
1633
1634     s->dma = soc_dma_init((model <= omap_dma_3_1) ? 9 : 16);
1635     s->dma->freq = omap_clk_getrate(clk);
1636     s->dma->transfer_fn = omap_dma_transfer_generic;
1637     s->dma->setup_fn = omap_dma_transfer_setup;
1638     s->dma->drq = qemu_allocate_irqs(omap_dma_request, s, 32);
1639     s->dma->opaque = s;
1640
1641     while (num_irqs --)
1642         s->ch[num_irqs].irq = irqs[num_irqs];
1643     for (i = 0; i < 3; i ++) {
1644         s->ch[i].sibling = &s->ch[i + 6];
1645         s->ch[i + 6].sibling = &s->ch[i];
1646     }
1647     for (i = (model <= omap_dma_3_1) ? 8 : 15; i >= 0; i --) {
1648         s->ch[i].dma = &s->dma->ch[i];
1649         s->dma->ch[i].opaque = &s->ch[i];
1650     }
1651
1652     omap_dma_setcaps(s);
1653     omap_clk_adduser(s->clk, qemu_allocate_irqs(omap_dma_clk_update, s, 1)[0]);
1654     omap_dma_reset(s->dma);
1655     omap_dma_clk_update(s, 0, 1);
1656
1657     iomemtype = cpu_register_io_memory(omap_dma_readfn,
1658                     omap_dma_writefn, s);
1659     cpu_register_physical_memory(base, memsize, iomemtype);
1660
1661     mpu->drq = s->dma->drq;
1662
1663     return s->dma;
1664 }
1665
1666 static void omap_dma_interrupts_4_update(struct omap_dma_s *s)
1667 {
1668     struct omap_dma_channel_s *ch = s->ch;
1669     uint32_t bmp, bit;
1670
1671     for (bmp = 0, bit = 1; bit; ch ++, bit <<= 1)
1672         if (ch->status) {
1673             bmp |= bit;
1674             ch->cstatus |= ch->status;
1675             ch->status = 0;
1676         }
1677     if ((s->irqstat[0] |= s->irqen[0] & bmp))
1678         qemu_irq_raise(s->irq[0]);
1679     if ((s->irqstat[1] |= s->irqen[1] & bmp))
1680         qemu_irq_raise(s->irq[1]);
1681     if ((s->irqstat[2] |= s->irqen[2] & bmp))
1682         qemu_irq_raise(s->irq[2]);
1683     if ((s->irqstat[3] |= s->irqen[3] & bmp))
1684         qemu_irq_raise(s->irq[3]);
1685 }
1686
1687 static uint32_t omap_dma4_read(void *opaque, target_phys_addr_t addr)
1688 {
1689     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1690     int irqn = 0, chnum;
1691     struct omap_dma_channel_s *ch;
1692
1693     switch (addr) {
1694     case 0x00:  /* DMA4_REVISION */
1695         return 0x40;
1696
1697     case 0x14:  /* DMA4_IRQSTATUS_L3 */
1698         irqn ++;
1699     case 0x10:  /* DMA4_IRQSTATUS_L2 */
1700         irqn ++;
1701     case 0x0c:  /* DMA4_IRQSTATUS_L1 */
1702         irqn ++;
1703     case 0x08:  /* DMA4_IRQSTATUS_L0 */
1704         return s->irqstat[irqn];
1705
1706     case 0x24:  /* DMA4_IRQENABLE_L3 */
1707         irqn ++;
1708     case 0x20:  /* DMA4_IRQENABLE_L2 */
1709         irqn ++;
1710     case 0x1c:  /* DMA4_IRQENABLE_L1 */
1711         irqn ++;
1712     case 0x18:  /* DMA4_IRQENABLE_L0 */
1713         return s->irqen[irqn];
1714
1715     case 0x28:  /* DMA4_SYSSTATUS */
1716         return 1;                                               /* RESETDONE */
1717
1718     case 0x2c:  /* DMA4_OCP_SYSCONFIG */
1719         return s->ocp;
1720
1721     case 0x64:  /* DMA4_CAPS_0 */
1722         return s->caps[0];
1723     case 0x6c:  /* DMA4_CAPS_2 */
1724         return s->caps[2];
1725     case 0x70:  /* DMA4_CAPS_3 */
1726         return s->caps[3];
1727     case 0x74:  /* DMA4_CAPS_4 */
1728         return s->caps[4];
1729
1730     case 0x78:  /* DMA4_GCR */
1731         return s->gcr;
1732
1733     case 0x80 ... 0xfff:
1734         addr -= 0x80;
1735         chnum = addr / 0x60;
1736         ch = s->ch + chnum;
1737         addr -= chnum * 0x60;
1738         break;
1739
1740     default:
1741         OMAP_BAD_REG(addr);
1742         return 0;
1743     }
1744
1745     /* Per-channel registers */
1746     switch (addr) {
1747     case 0x00:  /* DMA4_CCR */
1748         return (ch->buf_disable << 25) |
1749                 (ch->src_sync << 24) |
1750                 (ch->prefetch << 23) |
1751                 ((ch->sync & 0x60) << 14) |
1752                 (ch->bs << 18) |
1753                 (ch->transparent_copy << 17) |
1754                 (ch->constant_fill << 16) |
1755                 (ch->mode[1] << 14) |
1756                 (ch->mode[0] << 12) |
1757                 (0 << 10) | (0 << 9) |
1758                 (ch->suspend << 8) |
1759                 (ch->enable << 7) |
1760                 (ch->priority << 6) |
1761                 (ch->fs << 5) | (ch->sync & 0x1f);
1762
1763     case 0x04:  /* DMA4_CLNK_CTRL */
1764         return (ch->link_enabled << 15) | ch->link_next_ch;
1765
1766     case 0x08:  /* DMA4_CICR */
1767         return ch->interrupts;
1768
1769     case 0x0c:  /* DMA4_CSR */
1770         return ch->cstatus;
1771
1772     case 0x10:  /* DMA4_CSDP */
1773         return (ch->endian[0] << 21) |
1774                 (ch->endian_lock[0] << 20) |
1775                 (ch->endian[1] << 19) |
1776                 (ch->endian_lock[1] << 18) |
1777                 (ch->write_mode << 16) |
1778                 (ch->burst[1] << 14) |
1779                 (ch->pack[1] << 13) |
1780                 (ch->translate[1] << 9) |
1781                 (ch->burst[0] << 7) |
1782                 (ch->pack[0] << 6) |
1783                 (ch->translate[0] << 2) |
1784                 (ch->data_type >> 1);
1785
1786     case 0x14:  /* DMA4_CEN */
1787         return ch->elements;
1788
1789     case 0x18:  /* DMA4_CFN */
1790         return ch->frames;
1791
1792     case 0x1c:  /* DMA4_CSSA */
1793         return ch->addr[0];
1794
1795     case 0x20:  /* DMA4_CDSA */
1796         return ch->addr[1];
1797
1798     case 0x24:  /* DMA4_CSEI */
1799         return ch->element_index[0];
1800
1801     case 0x28:  /* DMA4_CSFI */
1802         return ch->frame_index[0];
1803
1804     case 0x2c:  /* DMA4_CDEI */
1805         return ch->element_index[1];
1806
1807     case 0x30:  /* DMA4_CDFI */
1808         return ch->frame_index[1];
1809
1810     case 0x34:  /* DMA4_CSAC */
1811         return ch->active_set.src & 0xffff;
1812
1813     case 0x38:  /* DMA4_CDAC */
1814         return ch->active_set.dest & 0xffff;
1815
1816     case 0x3c:  /* DMA4_CCEN */
1817         return ch->active_set.element;
1818
1819     case 0x40:  /* DMA4_CCFN */
1820         return ch->active_set.frame;
1821
1822     case 0x44:  /* DMA4_COLOR */
1823         /* XXX only in sDMA */
1824         return ch->color;
1825
1826     default:
1827         OMAP_BAD_REG(addr);
1828         return 0;
1829     }
1830 }
1831
1832 static void omap_dma4_write(void *opaque, target_phys_addr_t addr,
1833                 uint32_t value)
1834 {
1835     struct omap_dma_s *s = (struct omap_dma_s *) opaque;
1836     int chnum, irqn = 0;
1837     struct omap_dma_channel_s *ch;
1838
1839     switch (addr) {
1840     case 0x14:  /* DMA4_IRQSTATUS_L3 */
1841         irqn ++;
1842     case 0x10:  /* DMA4_IRQSTATUS_L2 */
1843         irqn ++;
1844     case 0x0c:  /* DMA4_IRQSTATUS_L1 */
1845         irqn ++;
1846     case 0x08:  /* DMA4_IRQSTATUS_L0 */
1847         s->irqstat[irqn] &= ~value;
1848         if (!s->irqstat[irqn])
1849             qemu_irq_lower(s->irq[irqn]);
1850         return;
1851
1852     case 0x24:  /* DMA4_IRQENABLE_L3 */
1853         irqn ++;
1854     case 0x20:  /* DMA4_IRQENABLE_L2 */
1855         irqn ++;
1856     case 0x1c:  /* DMA4_IRQENABLE_L1 */
1857         irqn ++;
1858     case 0x18:  /* DMA4_IRQENABLE_L0 */
1859         s->irqen[irqn] = value;
1860         return;
1861
1862     case 0x2c:  /* DMA4_OCP_SYSCONFIG */
1863         if (value & 2)                                          /* SOFTRESET */
1864             omap_dma_reset(s->dma);
1865         s->ocp = value & 0x3321;
1866         if (((s->ocp >> 12) & 3) == 3)                          /* MIDLEMODE */
1867             fprintf(stderr, "%s: invalid DMA power mode\n", __FUNCTION__);
1868         return;
1869
1870     case 0x78:  /* DMA4_GCR */
1871         s->gcr = value & 0x00ff00ff;
1872         if ((value & 0xff) == 0x00)             /* MAX_CHANNEL_FIFO_DEPTH */
1873             fprintf(stderr, "%s: wrong FIFO depth in GCR\n", __FUNCTION__);
1874         return;
1875
1876     case 0x80 ... 0xfff:
1877         addr -= 0x80;
1878         chnum = addr / 0x60;
1879         ch = s->ch + chnum;
1880         addr -= chnum * 0x60;
1881         break;
1882
1883     case 0x00:  /* DMA4_REVISION */
1884     case 0x28:  /* DMA4_SYSSTATUS */
1885     case 0x64:  /* DMA4_CAPS_0 */
1886     case 0x6c:  /* DMA4_CAPS_2 */
1887     case 0x70:  /* DMA4_CAPS_3 */
1888     case 0x74:  /* DMA4_CAPS_4 */
1889         OMAP_RO_REG(addr);
1890         return;
1891
1892     default:
1893         OMAP_BAD_REG(addr);
1894         return;
1895     }
1896
1897     /* Per-channel registers */
1898     switch (addr) {
1899     case 0x00:  /* DMA4_CCR */
1900         ch->buf_disable = (value >> 25) & 1;
1901         ch->src_sync = (value >> 24) & 1;       /* XXX For CamDMA must be 1 */
1902         if (ch->buf_disable && !ch->src_sync)
1903             fprintf(stderr, "%s: Buffering disable is not allowed in "
1904                             "destination synchronised mode\n", __FUNCTION__);
1905         ch->prefetch = (value >> 23) & 1;
1906         ch->bs = (value >> 18) & 1;
1907         ch->transparent_copy = (value >> 17) & 1;
1908         ch->constant_fill = (value >> 16) & 1;
1909         ch->mode[1] = (omap_dma_addressing_t) ((value & 0xc000) >> 14);
1910         ch->mode[0] = (omap_dma_addressing_t) ((value & 0x3000) >> 12);
1911         ch->suspend = (value & 0x0100) >> 8;
1912         ch->priority = (value & 0x0040) >> 6;
1913         ch->fs = (value & 0x0020) >> 5;
1914         if (ch->fs && ch->bs && ch->mode[0] && ch->mode[1])
1915             fprintf(stderr, "%s: For a packet transfer at least one port "
1916                             "must be constant-addressed\n", __FUNCTION__);
1917         ch->sync = (value & 0x001f) | ((value >> 14) & 0x0060);
1918         /* XXX must be 0x01 for CamDMA */
1919
1920         if (value & 0x0080)
1921             omap_dma_enable_channel(s, ch);
1922         else
1923             omap_dma_disable_channel(s, ch);
1924
1925         break;
1926
1927     case 0x04:  /* DMA4_CLNK_CTRL */
1928         ch->link_enabled = (value >> 15) & 0x1;
1929         ch->link_next_ch = value & 0x1f;
1930         break;
1931
1932     case 0x08:  /* DMA4_CICR */
1933         ch->interrupts = value & 0x09be;
1934         break;
1935
1936     case 0x0c:  /* DMA4_CSR */
1937         ch->cstatus &= ~value;
1938         break;
1939
1940     case 0x10:  /* DMA4_CSDP */
1941         ch->endian[0] =(value >> 21) & 1;
1942         ch->endian_lock[0] =(value >> 20) & 1;
1943         ch->endian[1] =(value >> 19) & 1;
1944         ch->endian_lock[1] =(value >> 18) & 1;
1945         if (ch->endian[0] != ch->endian[1])
1946             fprintf(stderr, "%s: DMA endiannes conversion enable attempt\n",
1947                             __FUNCTION__);
1948         ch->write_mode = (value >> 16) & 3;
1949         ch->burst[1] = (value & 0xc000) >> 14;
1950         ch->pack[1] = (value & 0x2000) >> 13;
1951         ch->translate[1] = (value & 0x1e00) >> 9;
1952         ch->burst[0] = (value & 0x0180) >> 7;
1953         ch->pack[0] = (value & 0x0040) >> 6;
1954         ch->translate[0] = (value & 0x003c) >> 2;
1955         if (ch->translate[0] | ch->translate[1])
1956             fprintf(stderr, "%s: bad MReqAddressTranslate sideband signal\n",
1957                             __FUNCTION__);
1958         ch->data_type = 1 << (value & 3);
1959         if ((value & 3) == 3)
1960             printf("%s: bad data_type for DMA channel\n", __FUNCTION__);
1961         break;
1962
1963     case 0x14:  /* DMA4_CEN */
1964         ch->set_update = 1;
1965         ch->elements = value & 0xffffff;
1966         break;
1967
1968     case 0x18:  /* DMA4_CFN */
1969         ch->frames = value & 0xffff;
1970         ch->set_update = 1;
1971         break;
1972
1973     case 0x1c:  /* DMA4_CSSA */
1974         ch->addr[0] = (target_phys_addr_t) (uint32_t) value;
1975         ch->set_update = 1;
1976         break;
1977
1978     case 0x20:  /* DMA4_CDSA */
1979         ch->addr[1] = (target_phys_addr_t) (uint32_t) value;
1980         ch->set_update = 1;
1981         break;
1982
1983     case 0x24:  /* DMA4_CSEI */
1984         ch->element_index[0] = (int16_t) value;
1985         ch->set_update = 1;
1986         break;
1987
1988     case 0x28:  /* DMA4_CSFI */
1989         ch->frame_index[0] = (int32_t) value;
1990         ch->set_update = 1;
1991         break;
1992
1993     case 0x2c:  /* DMA4_CDEI */
1994         ch->element_index[1] = (int16_t) value;
1995         ch->set_update = 1;
1996         break;
1997
1998     case 0x30:  /* DMA4_CDFI */
1999         ch->frame_index[1] = (int32_t) value;
2000         ch->set_update = 1;
2001         break;
2002
2003     case 0x44:  /* DMA4_COLOR */
2004         /* XXX only in sDMA */
2005         ch->color = value;
2006         break;
2007
2008     case 0x34:  /* DMA4_CSAC */
2009     case 0x38:  /* DMA4_CDAC */
2010     case 0x3c:  /* DMA4_CCEN */
2011     case 0x40:  /* DMA4_CCFN */
2012         OMAP_RO_REG(addr);
2013         break;
2014
2015     default:
2016         OMAP_BAD_REG(addr);
2017     }
2018 }
2019
2020 static CPUReadMemoryFunc * const omap_dma4_readfn[] = {
2021     omap_badwidth_read16,
2022     omap_dma4_read,
2023     omap_dma4_read,
2024 };
2025
2026 static CPUWriteMemoryFunc * const omap_dma4_writefn[] = {
2027     omap_badwidth_write16,
2028     omap_dma4_write,
2029     omap_dma4_write,
2030 };
2031
2032 struct soc_dma_s *omap_dma4_init(target_phys_addr_t base, qemu_irq *irqs,
2033                 struct omap_mpu_state_s *mpu, int fifo,
2034                 int chans, omap_clk iclk, omap_clk fclk)
2035 {
2036     int iomemtype, i;
2037     struct omap_dma_s *s = (struct omap_dma_s *)
2038             qemu_mallocz(sizeof(struct omap_dma_s));
2039
2040     s->model = omap_dma_4;
2041     s->chans = chans;
2042     s->mpu = mpu;
2043     s->clk = fclk;
2044
2045     s->dma = soc_dma_init(s->chans);
2046     s->dma->freq = omap_clk_getrate(fclk);
2047     s->dma->transfer_fn = omap_dma_transfer_generic;
2048     s->dma->setup_fn = omap_dma_transfer_setup;
2049     s->dma->drq = qemu_allocate_irqs(omap_dma_request, s, 64);
2050     s->dma->opaque = s;
2051     for (i = 0; i < s->chans; i ++) {
2052         s->ch[i].dma = &s->dma->ch[i];
2053         s->dma->ch[i].opaque = &s->ch[i];
2054     }
2055
2056     memcpy(&s->irq, irqs, sizeof(s->irq));
2057     s->intr_update = omap_dma_interrupts_4_update;
2058
2059     omap_dma_setcaps(s);
2060     omap_clk_adduser(s->clk, qemu_allocate_irqs(omap_dma_clk_update, s, 1)[0]);
2061     omap_dma_reset(s->dma);
2062     omap_dma_clk_update(s, 0, !!s->dma->freq);
2063
2064     iomemtype = cpu_register_io_memory(omap_dma4_readfn,
2065                     omap_dma4_writefn, s);
2066     cpu_register_physical_memory(base, 0x1000, iomemtype);
2067
2068     mpu->drq = s->dma->drq;
2069
2070     return s->dma;
2071 }
2072
2073 struct omap_dma_lcd_channel_s *omap_dma_get_lcdch(struct soc_dma_s *dma)
2074 {
2075     struct omap_dma_s *s = dma->opaque;
2076
2077     return &s->lcd_ch;
2078 }