git.maemo.org Git - qemu/blob - hw/ppc_chrp.c

   1 /*
   2  * QEMU PPC CHRP/PMAC hardware System Emulator
   3  *
   4  * Copyright (c) 2004 Fabrice Bellard
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a copy
   7  * of this software and associated documentation files (the "Software"), to deal
   8  * in the Software without restriction, including without limitation the rights
   9  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
  10  * copies of the Software, and to permit persons to whom the Software is
  11  * furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  19  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  20  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  21  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
  22  * THE SOFTWARE.
  23  */
  24 #include "vl.h"
  25
  26 #define BIOS_FILENAME "ppc_rom.bin"
  27 #define NVRAM_SIZE        0x2000
  28
  29 #define KERNEL_LOAD_ADDR 0x01000000
  30 #define INITRD_LOAD_ADDR 0x01800000
  31
  32 /* MacIO devices (mapped inside the MacIO address space): CUDA, DBDMA,
  33    NVRAM (not implemented).  */
  34
  35 static int dbdma_mem_index;
  36 static int cuda_mem_index;
  37 static int ide0_mem_index = -1;
  38 static int ide1_mem_index = -1;
  39 static int openpic_mem_index = -1;
  40 static int heathrow_pic_mem_index = -1;
  41
  42 /* DBDMA: currently no op - should suffice right now */
  43
  44 static void dbdma_writeb (void *opaque, target_phys_addr_t addr, uint32_t value)
  45 {
  46     printf("%s: 0x%08x <= 0x%08x\n", __func__, addr, value);
  47 }
  48
  49 static void dbdma_writew (void *opaque, target_phys_addr_t addr, uint32_t value)
  50 {
  51 }
  52
  53 static void dbdma_writel (void *opaque, target_phys_addr_t addr, uint32_t value)
  54 {
  55 }
  56
  57 static uint32_t dbdma_readb (void *opaque, target_phys_addr_t addr)
  58 {
  59     printf("%s: 0x%08x => 0x00000000\n", __func__, addr);
  60     return 0;
  61 }
  62
  63 static uint32_t dbdma_readw (void *opaque, target_phys_addr_t addr)
  64 {
  65     return 0;
  66 }
  67
  68 static uint32_t dbdma_readl (void *opaque, target_phys_addr_t addr)
  69 {
  70     return 0;
  71 }
  72
  73 static CPUWriteMemoryFunc *dbdma_write[] = {
  74     &dbdma_writeb,
  75     &dbdma_writew,
  76     &dbdma_writel,
  77 };
  78
  79 static CPUReadMemoryFunc *dbdma_read[] = {
  80     &dbdma_readb,
  81     &dbdma_readw,
  82     &dbdma_readl,
  83 };
  84
  85 static void macio_map(PCIDevice *pci_dev, int region_num,
  86                       uint32_t addr, uint32_t size, int type)
  87 {
  88     if (heathrow_pic_mem_index >= 0) {
  89         cpu_register_physical_memory(addr + 0x00000, 0x1000,
  90                                      heathrow_pic_mem_index);
  91     }
  92     cpu_register_physical_memory(addr + 0x08000, 0x1000, dbdma_mem_index);
  93     cpu_register_physical_memory(addr + 0x16000, 0x2000, cuda_mem_index);
  94     if (ide0_mem_index >= 0)
  95         cpu_register_physical_memory(addr + 0x1f000, 0x1000, ide0_mem_index);
  96     if (ide1_mem_index >= 0)
  97         cpu_register_physical_memory(addr + 0x20000, 0x1000, ide1_mem_index);
  98     if (openpic_mem_index >= 0) {
  99         cpu_register_physical_memory(addr + 0x40000, 0x40000,
 100                                      openpic_mem_index);
 101     }
 102 }
 103
 104 static void macio_init(PCIBus *bus)
 105 {
 106     PCIDevice *d;
 107
 108     d = pci_register_device(bus, "macio", sizeof(PCIDevice),
 109                             -1, NULL, NULL);
 110     /* Note: this code is strongly inspirated from the corresponding code
 111        in PearPC */
 112     d->config[0x00] = 0x6b; // vendor_id
 113     d->config[0x01] = 0x10;
 114     d->config[0x02] = 0x22;
 115     d->config[0x03] = 0x00;
 116
 117     d->config[0x0a] = 0x00; // class_sub = pci2pci
 118     d->config[0x0b] = 0xff; // class_base = bridge
 119     d->config[0x0e] = 0x00; // header_type
 120
 121     d->config[0x3d] = 0x01; // interrupt on pin 1
 122
 123     dbdma_mem_index = cpu_register_io_memory(0, dbdma_read, dbdma_write, NULL);
 124
 125     pci_register_io_region(d, 0, 0x80000,
 126                            PCI_ADDRESS_SPACE_MEM, macio_map);
 127 }
 128
 129 /* UniN device */
 130 static void unin_writel (void *opaque, target_phys_addr_t addr, uint32_t value)
 131 {
 132 }
 133
 134 static uint32_t unin_readl (void *opaque, target_phys_addr_t addr)
 135 {
 136     return 0;
 137 }
 138
 139 static CPUWriteMemoryFunc *unin_write[] = {
 140     &unin_writel,
 141     &unin_writel,
 142     &unin_writel,
 143 };
 144
 145 static CPUReadMemoryFunc *unin_read[] = {
 146     &unin_readl,
 147     &unin_readl,
 148     &unin_readl,
 149 };
 150
 151 /* temporary frame buffer OSI calls for the video.x driver. The right
 152    solution is to modify the driver to use VGA PCI I/Os */
 153 static int vga_osi_call(CPUState *env)
 154 {
 155     static int vga_vbl_enabled;
 156     int linesize;
 157
 158     //    printf("osi_call R5=%d\n", env->gpr[5]);
 159
 160     /* same handler as PearPC, coming from the original MOL video
 161        driver. */
 162     switch(env->gpr[5]) {
 163     case 4:
 164         break;
 165     case 28: /* set_vmode */
 166         if (env->gpr[6] != 1 || env->gpr[7] != 0)
 167             env->gpr[3] = 1;
 168         else
 169             env->gpr[3] = 0;
 170         break;
 171     case 29: /* get_vmode_info */
 172         if (env->gpr[6] != 0) {
 173             if (env->gpr[6] != 1 || env->gpr[7] != 0) {
 174                 env->gpr[3] = 1;
 175                 break;
 176             }
 177         }
 178         env->gpr[3] = 0;
 179         env->gpr[4] = (1 << 16) | 1; /* num_vmodes, cur_vmode */
 180         env->gpr[5] = (1 << 16) | 0; /* num_depths, cur_depth_mode */
 181         env->gpr[6] = (graphic_width << 16) | graphic_height; /* w, h */
 182         env->gpr[7] = 85 << 16; /* refresh rate */
 183         env->gpr[8] = (graphic_depth + 7) & ~7; /* depth (round to byte) */
 184         linesize = ((graphic_depth + 7) >> 3) * graphic_width;
 185         linesize = (linesize + 3) & ~3;
 186         env->gpr[9] = (linesize << 16) | 0; /* row_bytes, offset */
 187         break;
 188     case 31: /* set_video power */
 189         env->gpr[3] = 0;
 190         break;
 191     case 39: /* video_ctrl */
 192         if (env->gpr[6] == 0 || env->gpr[6] == 1)
 193             vga_vbl_enabled = env->gpr[6];
 194         env->gpr[3] = 0;
 195         break;
 196     case 47:
 197         break;
 198     case 59: /* set_color */
 199         /* R6 = index, R7 = RGB */
 200         env->gpr[3] = 0;
 201         break;
 202     case 64: /* get color */
 203         /* R6 = index */
 204         env->gpr[3] = 0;
 205         break;
 206     case 116: /* set hwcursor */
 207         /* R6 = x, R7 = y, R8 = visible, R9 = data */
 208         break;
 209     default:
 210         fprintf(stderr, "unsupported OSI call R5=%08x\n", env->gpr[5]);
 211         break;
 212     }
 213     return 1; /* osi_call handled */
 214 }
 215
 216 /* XXX: suppress that */
 217 static void pic_irq_request(void *opaque, int level)
 218 {
 219 }
 220
 221 /* PowerPC CHRP hardware initialisation */
 222 static void ppc_chrp_init(int ram_size, int vga_ram_size, int boot_device,
 223                           DisplayState *ds, const char **fd_filename,
 224                           int snapshot,
 225                           const char *kernel_filename,
 226                           const char *kernel_cmdline,
 227                           const char *initrd_filename,
 228                           int is_heathrow)
 229 {
 230     char buf[1024];
 231     SetIRQFunc *set_irq;
 232     void *pic;
 233     m48t59_t *nvram;
 234     int PPC_io_memory, unin_memory;
 235     int ret, linux_boot, i;
 236     unsigned long bios_offset;
 237     uint32_t kernel_base, kernel_size, initrd_base, initrd_size;
 238     PCIBus *pci_bus;
 239     const char *arch_name;
 240
 241     linux_boot = (kernel_filename != NULL);
 242
 243     /* allocate RAM */
 244     cpu_register_physical_memory(0, ram_size, IO_MEM_RAM);
 245
 246     /* allocate and load BIOS */
 247     bios_offset = ram_size + vga_ram_size;
 248     snprintf(buf, sizeof(buf), "%s/%s", bios_dir, BIOS_FILENAME);
 249     ret = load_image(buf, phys_ram_base + bios_offset);
 250     if (ret != BIOS_SIZE) {
 251         fprintf(stderr, "qemu: could not load PPC PREP bios '%s'\n", buf);
 252         exit(1);
 253     }
 254     cpu_register_physical_memory((uint32_t)(-BIOS_SIZE),
 255                                  BIOS_SIZE, bios_offset | IO_MEM_ROM);
 256     cpu_single_env->nip = 0xfffffffc;
 257
 258     if (linux_boot) {
 259         kernel_base = KERNEL_LOAD_ADDR;
 260         /* now we can load the kernel */
 261         kernel_size = load_image(kernel_filename, phys_ram_base + kernel_base);
 262         if (kernel_size < 0) {
 263             fprintf(stderr, "qemu: could not load kernel '%s'\n",
 264                     kernel_filename);
 265             exit(1);
 266         }
 267         /* load initrd */
 268         if (initrd_filename) {
 269             initrd_base = INITRD_LOAD_ADDR;
 270             initrd_size = load_image(initrd_filename,
 271                                      phys_ram_base + initrd_base);
 272             if (initrd_size < 0) {
 273                 fprintf(stderr, "qemu: could not load initial ram disk '%s'\n",
 274                         initrd_filename);
 275                 exit(1);
 276             }
 277         } else {
 278             initrd_base = 0;
 279             initrd_size = 0;
 280         }
 281         boot_device = 'm';
 282     } else {
 283         kernel_base = 0;
 284         kernel_size = 0;
 285         initrd_base = 0;
 286         initrd_size = 0;
 287     }
 288     /* Register CPU as a 74x/75x */
 289     cpu_ppc_register(cpu_single_env, 0x00080000);
 290     /* Set time-base frequency to 10 Mhz */
 291     cpu_ppc_tb_init(cpu_single_env, 10UL * 1000UL * 1000UL);
 292
 293     cpu_single_env->osi_call = vga_osi_call;
 294
 295     if (is_heathrow) {
 296         isa_mem_base = 0x80000000;
 297         pci_bus = pci_grackle_init(0xfec00000);
 298
 299         /* Register 2 MB of ISA IO space */
 300         PPC_io_memory = cpu_register_io_memory(0, PPC_io_read, PPC_io_write, NULL);
 301         cpu_register_physical_memory(0xfe000000, 0x00200000, PPC_io_memory);
 302
 303         /* init basic PC hardware */
 304         vga_initialize(pci_bus, ds, phys_ram_base + ram_size, ram_size,
 305                        vga_ram_size);
 306         pic = heathrow_pic_init(&heathrow_pic_mem_index);
 307         set_irq = heathrow_pic_set_irq;
 308         pci_set_pic(pci_bus, set_irq, pic);
 309
 310         /* XXX: suppress that */
 311         pic_init(pic_irq_request, NULL);
 312
 313         /* XXX: use Mac Serial port */
 314         serial_init(0x3f8, 4, serial_hds[0]);
 315
 316         for(i = 0; i < nb_nics; i++) {
 317             pci_ne2000_init(pci_bus, &nd_table[i]);
 318         }
 319
 320         pci_cmd646_ide_init(pci_bus, &bs_table[0], 0);
 321
 322         /* cuda also initialize ADB */
 323         cuda_mem_index = cuda_init(set_irq, pic, 0x12);
 324
 325         adb_kbd_init(&adb_bus);
 326         adb_mouse_init(&adb_bus);
 327
 328         macio_init(pci_bus);
 329
 330         nvram = m48t59_init(8, 0xFFF04000, 0x0074, NVRAM_SIZE);
 331
 332         arch_name = "HEATHROW";
 333     } else {
 334         isa_mem_base = 0x80000000;
 335         pci_bus = pci_pmac_init();
 336
 337         /* Register 8 MB of ISA IO space */
 338         PPC_io_memory = cpu_register_io_memory(0, PPC_io_read, PPC_io_write, NULL);
 339         cpu_register_physical_memory(0xF2000000, 0x00800000, PPC_io_memory);
 340
 341         /* UniN init */
 342         unin_memory = cpu_register_io_memory(0, unin_read, unin_write, NULL);
 343         cpu_register_physical_memory(0xf8000000, 0x00001000, unin_memory);
 344
 345         /* init basic PC hardware */
 346         vga_initialize(pci_bus, ds, phys_ram_base + ram_size, ram_size,
 347                        vga_ram_size);
 348         pic = openpic_init(NULL, &openpic_mem_index, 1);
 349         set_irq = openpic_set_irq;
 350         pci_set_pic(pci_bus, set_irq, pic);
 351
 352         /* XXX: suppress that */
 353         pic_init(pic_irq_request, NULL);
 354
 355         /* XXX: use Mac Serial port */
 356         serial_init(0x3f8, 4, serial_hds[0]);
 357
 358         for(i = 0; i < nb_nics; i++) {
 359             pci_ne2000_init(pci_bus, &nd_table[i]);
 360         }
 361
 362 #if 1
 363         ide0_mem_index = pmac_ide_init(&bs_table[0], set_irq, pic, 0x13);
 364         ide1_mem_index = pmac_ide_init(&bs_table[2], set_irq, pic, 0x14);
 365 #else
 366         pci_cmd646_ide_init(pci_bus, &bs_table[0], 0);
 367 #endif
 368         /* cuda also initialize ADB */
 369         cuda_mem_index = cuda_init(set_irq, pic, 0x19);
 370
 371         adb_kbd_init(&adb_bus);
 372         adb_mouse_init(&adb_bus);
 373
 374         macio_init(pci_bus);
 375
 376         nvram = m48t59_init(8, 0xFFF04000, 0x0074, NVRAM_SIZE);
 377
 378         arch_name = "MAC99";
 379     }
 380
 381     if (graphic_depth != 15 && graphic_depth != 32 && graphic_depth != 8)
 382         graphic_depth = 15;
 383
 384     PPC_NVRAM_set_params(nvram, NVRAM_SIZE, arch_name, ram_size, boot_device,
 385                          kernel_base, kernel_size,
 386                          kernel_cmdline,
 387                          initrd_base, initrd_size,
 388                          /* XXX: need an option to load a NVRAM image */
 389                          0,
 390                          graphic_width, graphic_height, graphic_depth);
 391     /* No PCI init: the BIOS will do it */
 392
 393     /* Special port to get debug messages from Open-Firmware */
 394     register_ioport_write(0x0F00, 4, 1, &PPC_debug_write, NULL);
 395 }
 396
 397 static void ppc_core99_init(int ram_size, int vga_ram_size, int boot_device,
 398                             DisplayState *ds, const char **fd_filename,
 399                             int snapshot,
 400                             const char *kernel_filename,
 401                             const char *kernel_cmdline,
 402                             const char *initrd_filename)
 403 {
 404     ppc_chrp_init(ram_size, vga_ram_size, boot_device,
 405                   ds, fd_filename, snapshot,
 406                   kernel_filename, kernel_cmdline,
 407                   initrd_filename, 0);
 408 }
 409
 410 static void ppc_heathrow_init(int ram_size, int vga_ram_size, int boot_device,
 411                               DisplayState *ds, const char **fd_filename,
 412                               int snapshot,
 413                               const char *kernel_filename,
 414                               const char *kernel_cmdline,
 415                               const char *initrd_filename)
 416 {
 417     ppc_chrp_init(ram_size, vga_ram_size, boot_device,
 418                   ds, fd_filename, snapshot,
 419                   kernel_filename, kernel_cmdline,
 420                   initrd_filename, 1);
 421 }
 422
 423 QEMUMachine core99_machine = {
 424     "core99",
 425     "Core99 based PowerMAC",
 426     ppc_core99_init,
 427 };
 428
 429 QEMUMachine heathrow_machine = {
 430     "heathrow",
 431     "Heathrow based PowerMAC",
 432     ppc_heathrow_init,
 433 };