git.maemo.org Git - qemu/blob - hw/ppc_prep.c

   1 /*
   2  * QEMU PPC PREP hardware System Emulator
   3  *
   4  * Copyright (c) 2003-2007 Jocelyn Mayer
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a copy
   7  * of this software and associated documentation files (the "Software"), to deal
   8  * in the Software without restriction, including without limitation the rights
   9  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
  10  * copies of the Software, and to permit persons to whom the Software is
  11  * furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  19  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  20  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  21  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
  22  * THE SOFTWARE.
  23  */
  24 #include "hw.h"
  25 #include "nvram.h"
  26 #include "pc.h"
  27 #include "fdc.h"
  28 #include "net.h"
  29 #include "sysemu.h"
  30 #include "isa.h"
  31 #include "pci.h"
  32 #include "ppc.h"
  33 #include "boards.h"
  34
  35 //#define HARD_DEBUG_PPC_IO
  36 //#define DEBUG_PPC_IO
  37
  38 /* SMP is not enabled, for now */
  39 #define MAX_CPUS 1
  40
  41 #define BIOS_FILENAME "ppc_rom.bin"
  42 #define KERNEL_LOAD_ADDR 0x01000000
  43 #define INITRD_LOAD_ADDR 0x01800000
  44
  45 extern int loglevel;
  46 extern FILE *logfile;
  47
  48 #if defined (HARD_DEBUG_PPC_IO) && !defined (DEBUG_PPC_IO)
  49 #define DEBUG_PPC_IO
  50 #endif
  51
  52 #if defined (HARD_DEBUG_PPC_IO)
  53 #define PPC_IO_DPRINTF(fmt, args...)                     \
  54 do {                                                     \
  55     if (loglevel & CPU_LOG_IOPORT) {                     \
  56         fprintf(logfile, "%s: " fmt, __func__ , ##args); \
  57     } else {                                             \
  58         printf("%s : " fmt, __func__ , ##args);          \
  59     }                                                    \
  60 } while (0)
  61 #elif defined (DEBUG_PPC_IO)
  62 #define PPC_IO_DPRINTF(fmt, args...)                     \
  63 do {                                                     \
  64     if (loglevel & CPU_LOG_IOPORT) {                     \
  65         fprintf(logfile, "%s: " fmt, __func__ , ##args); \
  66     }                                                    \
  67 } while (0)
  68 #else
  69 #define PPC_IO_DPRINTF(fmt, args...) do { } while (0)
  70 #endif
  71
  72 /* Constants for devices init */
  73 static const int ide_iobase[2] = { 0x1f0, 0x170 };
  74 static const int ide_iobase2[2] = { 0x3f6, 0x376 };
  75 static const int ide_irq[2] = { 13, 13 };
  76
  77 #define NE2000_NB_MAX 6
  78
  79 static uint32_t ne2000_io[NE2000_NB_MAX] = { 0x300, 0x320, 0x340, 0x360, 0x280, 0x380 };
  80 static int ne2000_irq[NE2000_NB_MAX] = { 9, 10, 11, 3, 4, 5 };
  81
  82 //static PITState *pit;
  83
  84 /* ISA IO ports bridge */
  85 #define PPC_IO_BASE 0x80000000
  86
  87 /* Speaker port 0x61 */
  88 int speaker_data_on;
  89 int dummy_refresh_clock;
  90
  91 static void speaker_ioport_write (void *opaque, uint32_t addr, uint32_t val)
  92 {
  93 #if 0
  94     speaker_data_on = (val >> 1) & 1;
  95     pit_set_gate(pit, 2, val & 1);
  96 #endif
  97 }
  98
  99 static uint32_t speaker_ioport_read (void *opaque, uint32_t addr)
 100 {
 101 #if 0
 102     int out;
 103     out = pit_get_out(pit, 2, qemu_get_clock(vm_clock));
 104     dummy_refresh_clock ^= 1;
 105     return (speaker_data_on << 1) | pit_get_gate(pit, 2) | (out << 5) |
 106         (dummy_refresh_clock << 4);
 107 #endif
 108     return 0;
 109 }
 110
 111 /* PCI intack register */
 112 /* Read-only register (?) */
 113 static void _PPC_intack_write (void *opaque,
 114                                target_phys_addr_t addr, uint32_t value)
 115 {
 116     //    printf("%s: 0x%08x => 0x%08x\n", __func__, addr, value);
 117 }
 118
 119 static always_inline uint32_t _PPC_intack_read (target_phys_addr_t addr)
 120 {
 121     uint32_t retval = 0;
 122
 123     if (addr == 0xBFFFFFF0)
 124         retval = pic_intack_read(isa_pic);
 125     //   printf("%s: 0x%08x <= %d\n", __func__, addr, retval);
 126
 127     return retval;
 128 }
 129
 130 static uint32_t PPC_intack_readb (void *opaque, target_phys_addr_t addr)
 131 {
 132     return _PPC_intack_read(addr);
 133 }
 134
 135 static uint32_t PPC_intack_readw (void *opaque, target_phys_addr_t addr)
 136 {
 137 #ifdef TARGET_WORDS_BIGENDIAN
 138     return bswap16(_PPC_intack_read(addr));
 139 #else
 140     return _PPC_intack_read(addr);
 141 #endif
 142 }
 143
 144 static uint32_t PPC_intack_readl (void *opaque, target_phys_addr_t addr)
 145 {
 146 #ifdef TARGET_WORDS_BIGENDIAN
 147     return bswap32(_PPC_intack_read(addr));
 148 #else
 149     return _PPC_intack_read(addr);
 150 #endif
 151 }
 152
 153 static CPUWriteMemoryFunc *PPC_intack_write[] = {
 154     &_PPC_intack_write,
 155     &_PPC_intack_write,
 156     &_PPC_intack_write,
 157 };
 158
 159 static CPUReadMemoryFunc *PPC_intack_read[] = {
 160     &PPC_intack_readb,
 161     &PPC_intack_readw,
 162     &PPC_intack_readl,
 163 };
 164
 165 /* PowerPC control and status registers */
 166 #if 0 // Not used
 167 static struct {
 168     /* IDs */
 169     uint32_t veni_devi;
 170     uint32_t revi;
 171     /* Control and status */
 172     uint32_t gcsr;
 173     uint32_t xcfr;
 174     uint32_t ct32;
 175     uint32_t mcsr;
 176     /* General purpose registers */
 177     uint32_t gprg[6];
 178     /* Exceptions */
 179     uint32_t feen;
 180     uint32_t fest;
 181     uint32_t fema;
 182     uint32_t fecl;
 183     uint32_t eeen;
 184     uint32_t eest;
 185     uint32_t eecl;
 186     uint32_t eeint;
 187     uint32_t eemck0;
 188     uint32_t eemck1;
 189     /* Error diagnostic */
 190 } XCSR;
 191
 192 static void PPC_XCSR_writeb (void *opaque,
 193                              target_phys_addr_t addr, uint32_t value)
 194 {
 195     printf("%s: 0x%08lx => 0x%08x\n", __func__, (long)addr, value);
 196 }
 197
 198 static void PPC_XCSR_writew (void *opaque,
 199                              target_phys_addr_t addr, uint32_t value)
 200 {
 201 #ifdef TARGET_WORDS_BIGENDIAN
 202     value = bswap16(value);
 203 #endif
 204     printf("%s: 0x%08lx => 0x%08x\n", __func__, (long)addr, value);
 205 }
 206
 207 static void PPC_XCSR_writel (void *opaque,
 208                              target_phys_addr_t addr, uint32_t value)
 209 {
 210 #ifdef TARGET_WORDS_BIGENDIAN
 211     value = bswap32(value);
 212 #endif
 213     printf("%s: 0x%08lx => 0x%08x\n", __func__, (long)addr, value);
 214 }
 215
 216 static uint32_t PPC_XCSR_readb (void *opaque, target_phys_addr_t addr)
 217 {
 218     uint32_t retval = 0;
 219
 220     printf("%s: 0x%08lx <= %d\n", __func__, (long)addr, retval);
 221
 222     return retval;
 223 }
 224
 225 static uint32_t PPC_XCSR_readw (void *opaque, target_phys_addr_t addr)
 226 {
 227     uint32_t retval = 0;
 228
 229     printf("%s: 0x%08lx <= %d\n", __func__, (long)addr, retval);
 230 #ifdef TARGET_WORDS_BIGENDIAN
 231     retval = bswap16(retval);
 232 #endif
 233
 234     return retval;
 235 }
 236
 237 static uint32_t PPC_XCSR_readl (void *opaque, target_phys_addr_t addr)
 238 {
 239     uint32_t retval = 0;
 240
 241     printf("%s: 0x%08lx <= %d\n", __func__, (long)addr, retval);
 242 #ifdef TARGET_WORDS_BIGENDIAN
 243     retval = bswap32(retval);
 244 #endif
 245
 246     return retval;
 247 }
 248
 249 static CPUWriteMemoryFunc *PPC_XCSR_write[] = {
 250     &PPC_XCSR_writeb,
 251     &PPC_XCSR_writew,
 252     &PPC_XCSR_writel,
 253 };
 254
 255 static CPUReadMemoryFunc *PPC_XCSR_read[] = {
 256     &PPC_XCSR_readb,
 257     &PPC_XCSR_readw,
 258     &PPC_XCSR_readl,
 259 };
 260 #endif
 261
 262 /* Fake super-io ports for PREP platform (Intel 82378ZB) */
 263 typedef struct sysctrl_t {
 264     qemu_irq reset_irq;
 265     m48t59_t *nvram;
 266     uint8_t state;
 267     uint8_t syscontrol;
 268     uint8_t fake_io[2];
 269     int contiguous_map;
 270     int endian;
 271 } sysctrl_t;
 272
 273 enum {
 274     STATE_HARDFILE = 0x01,
 275 };
 276
 277 static sysctrl_t *sysctrl;
 278
 279 static void PREP_io_write (void *opaque, uint32_t addr, uint32_t val)
 280 {
 281     sysctrl_t *sysctrl = opaque;
 282
 283     PPC_IO_DPRINTF("0x%08lx => 0x%08x\n", (long)addr - PPC_IO_BASE, val);
 284     sysctrl->fake_io[addr - 0x0398] = val;
 285 }
 286
 287 static uint32_t PREP_io_read (void *opaque, uint32_t addr)
 288 {
 289     sysctrl_t *sysctrl = opaque;
 290
 291     PPC_IO_DPRINTF("0x%08lx <= 0x%08x\n", (long)addr - PPC_IO_BASE,
 292                    sysctrl->fake_io[addr - 0x0398]);
 293     return sysctrl->fake_io[addr - 0x0398];
 294 }
 295
 296 static void PREP_io_800_writeb (void *opaque, uint32_t addr, uint32_t val)
 297 {
 298     sysctrl_t *sysctrl = opaque;
 299
 300     PPC_IO_DPRINTF("0x%08lx => 0x%08x\n", (long)addr - PPC_IO_BASE, val);
 301     switch (addr) {
 302     case 0x0092:
 303         /* Special port 92 */
 304         /* Check soft reset asked */
 305         if (val & 0x01) {
 306             qemu_irq_raise(sysctrl->reset_irq);
 307         } else {
 308             qemu_irq_lower(sysctrl->reset_irq);
 309         }
 310         /* Check LE mode */
 311         if (val & 0x02) {
 312             sysctrl->endian = 1;
 313         } else {
 314             sysctrl->endian = 0;
 315         }
 316         break;
 317     case 0x0800:
 318         /* Motorola CPU configuration register : read-only */
 319         break;
 320     case 0x0802:
 321         /* Motorola base module feature register : read-only */
 322         break;
 323     case 0x0803:
 324         /* Motorola base module status register : read-only */
 325         break;
 326     case 0x0808:
 327         /* Hardfile light register */
 328         if (val & 1)
 329             sysctrl->state |= STATE_HARDFILE;
 330         else
 331             sysctrl->state &= ~STATE_HARDFILE;
 332         break;
 333     case 0x0810:
 334         /* Password protect 1 register */
 335         if (sysctrl->nvram != NULL)
 336             m48t59_toggle_lock(sysctrl->nvram, 1);
 337         break;
 338     case 0x0812:
 339         /* Password protect 2 register */
 340         if (sysctrl->nvram != NULL)
 341             m48t59_toggle_lock(sysctrl->nvram, 2);
 342         break;
 343     case 0x0814:
 344         /* L2 invalidate register */
 345         //        tlb_flush(first_cpu, 1);
 346         break;
 347     case 0x081C:
 348         /* system control register */
 349         sysctrl->syscontrol = val & 0x0F;
 350         break;
 351     case 0x0850:
 352         /* I/O map type register */
 353         sysctrl->contiguous_map = val & 0x01;
 354         break;
 355     default:
 356         printf("ERROR: unaffected IO port write: %04lx => %02x\n",
 357                (long)addr, val);
 358         break;
 359     }
 360 }
 361
 362 static uint32_t PREP_io_800_readb (void *opaque, uint32_t addr)
 363 {
 364     sysctrl_t *sysctrl = opaque;
 365     uint32_t retval = 0xFF;
 366
 367     switch (addr) {
 368     case 0x0092:
 369         /* Special port 92 */
 370         retval = 0x00;
 371         break;
 372     case 0x0800:
 373         /* Motorola CPU configuration register */
 374         retval = 0xEF; /* MPC750 */
 375         break;
 376     case 0x0802:
 377         /* Motorola Base module feature register */
 378         retval = 0xAD; /* No ESCC, PMC slot neither ethernet */
 379         break;
 380     case 0x0803:
 381         /* Motorola base module status register */
 382         retval = 0xE0; /* Standard MPC750 */
 383         break;
 384     case 0x080C:
 385         /* Equipment present register:
 386          *  no L2 cache
 387          *  no upgrade processor
 388          *  no cards in PCI slots
 389          *  SCSI fuse is bad
 390          */
 391         retval = 0x3C;
 392         break;
 393     case 0x0810:
 394         /* Motorola base module extended feature register */
 395         retval = 0x39; /* No USB, CF and PCI bridge. NVRAM present */
 396         break;
 397     case 0x0814:
 398         /* L2 invalidate: don't care */
 399         break;
 400     case 0x0818:
 401         /* Keylock */
 402         retval = 0x00;
 403         break;
 404     case 0x081C:
 405         /* system control register
 406          * 7 - 6 / 1 - 0: L2 cache enable
 407          */
 408         retval = sysctrl->syscontrol;
 409         break;
 410     case 0x0823:
 411         /* */
 412         retval = 0x03; /* no L2 cache */
 413         break;
 414     case 0x0850:
 415         /* I/O map type register */
 416         retval = sysctrl->contiguous_map;
 417         break;
 418     default:
 419         printf("ERROR: unaffected IO port: %04lx read\n", (long)addr);
 420         break;
 421     }
 422     PPC_IO_DPRINTF("0x%08lx <= 0x%08x\n", (long)addr - PPC_IO_BASE, retval);
 423
 424     return retval;
 425 }
 426
 427 static always_inline target_phys_addr_t prep_IO_address (sysctrl_t *sysctrl,
 428                                                          target_phys_addr_t
 429                                                          addr)
 430 {
 431     if (sysctrl->contiguous_map == 0) {
 432         /* 64 KB contiguous space for IOs */
 433         addr &= 0xFFFF;
 434     } else {
 435         /* 8 MB non-contiguous space for IOs */
 436         addr = (addr & 0x1F) | ((addr & 0x007FFF000) >> 7);
 437     }
 438
 439     return addr;
 440 }
 441
 442 static void PPC_prep_io_writeb (void *opaque, target_phys_addr_t addr,
 443                                 uint32_t value)
 444 {
 445     sysctrl_t *sysctrl = opaque;
 446
 447     addr = prep_IO_address(sysctrl, addr);
 448     cpu_outb(NULL, addr, value);
 449 }
 450
 451 static uint32_t PPC_prep_io_readb (void *opaque, target_phys_addr_t addr)
 452 {
 453     sysctrl_t *sysctrl = opaque;
 454     uint32_t ret;
 455
 456     addr = prep_IO_address(sysctrl, addr);
 457     ret = cpu_inb(NULL, addr);
 458
 459     return ret;
 460 }
 461
 462 static void PPC_prep_io_writew (void *opaque, target_phys_addr_t addr,
 463                                 uint32_t value)
 464 {
 465     sysctrl_t *sysctrl = opaque;
 466
 467     addr = prep_IO_address(sysctrl, addr);
 468 #ifdef TARGET_WORDS_BIGENDIAN
 469     value = bswap16(value);
 470 #endif
 471     PPC_IO_DPRINTF("0x%08lx => 0x%08x\n", (long)addr, value);
 472     cpu_outw(NULL, addr, value);
 473 }
 474
 475 static uint32_t PPC_prep_io_readw (void *opaque, target_phys_addr_t addr)
 476 {
 477     sysctrl_t *sysctrl = opaque;
 478     uint32_t ret;
 479
 480     addr = prep_IO_address(sysctrl, addr);
 481     ret = cpu_inw(NULL, addr);
 482 #ifdef TARGET_WORDS_BIGENDIAN
 483     ret = bswap16(ret);
 484 #endif
 485     PPC_IO_DPRINTF("0x%08lx <= 0x%08x\n", (long)addr, ret);
 486
 487     return ret;
 488 }
 489
 490 static void PPC_prep_io_writel (void *opaque, target_phys_addr_t addr,
 491                                 uint32_t value)
 492 {
 493     sysctrl_t *sysctrl = opaque;
 494
 495     addr = prep_IO_address(sysctrl, addr);
 496 #ifdef TARGET_WORDS_BIGENDIAN
 497     value = bswap32(value);
 498 #endif
 499     PPC_IO_DPRINTF("0x%08lx => 0x%08x\n", (long)addr, value);
 500     cpu_outl(NULL, addr, value);
 501 }
 502
 503 static uint32_t PPC_prep_io_readl (void *opaque, target_phys_addr_t addr)
 504 {
 505     sysctrl_t *sysctrl = opaque;
 506     uint32_t ret;
 507
 508     addr = prep_IO_address(sysctrl, addr);
 509     ret = cpu_inl(NULL, addr);
 510 #ifdef TARGET_WORDS_BIGENDIAN
 511     ret = bswap32(ret);
 512 #endif
 513     PPC_IO_DPRINTF("0x%08lx <= 0x%08x\n", (long)addr, ret);
 514
 515     return ret;
 516 }
 517
 518 CPUWriteMemoryFunc *PPC_prep_io_write[] = {
 519     &PPC_prep_io_writeb,
 520     &PPC_prep_io_writew,
 521     &PPC_prep_io_writel,
 522 };
 523
 524 CPUReadMemoryFunc *PPC_prep_io_read[] = {
 525     &PPC_prep_io_readb,
 526     &PPC_prep_io_readw,
 527     &PPC_prep_io_readl,
 528 };
 529
 530 #define NVRAM_SIZE        0x2000
 531
 532 /* PowerPC PREP hardware initialisation */
 533 static void ppc_prep_init (int ram_size, int vga_ram_size,
 534                            const char *boot_device,
 535                            DisplayState *ds, const char **fd_filename,
 536                            int snapshot, const char *kernel_filename,
 537                            const char *kernel_cmdline,
 538                            const char *initrd_filename,
 539                            const char *cpu_model)
 540 {
 541     CPUState *env = NULL, *envs[MAX_CPUS];
 542     char buf[1024];
 543     nvram_t nvram;
 544     m48t59_t *m48t59;
 545     int PPC_io_memory;
 546     int linux_boot, i, nb_nics1, bios_size;
 547     unsigned long bios_offset;
 548     uint32_t kernel_base, kernel_size, initrd_base, initrd_size;
 549     PCIBus *pci_bus;
 550     qemu_irq *i8259;
 551     int ppc_boot_device;
 552
 553     sysctrl = qemu_mallocz(sizeof(sysctrl_t));
 554     if (sysctrl == NULL)
 555         return;
 556
 557     linux_boot = (kernel_filename != NULL);
 558
 559     /* init CPUs */
 560     if (cpu_model == NULL)
 561         cpu_model = "default";
 562     for (i = 0; i < smp_cpus; i++) {
 563         env = cpu_init(cpu_model);
 564         if (!env) {
 565             fprintf(stderr, "Unable to find PowerPC CPU definition\n");
 566             exit(1);
 567         }
 568         /* Set time-base frequency to 100 Mhz */
 569         cpu_ppc_tb_init(env, 100UL * 1000UL * 1000UL);
 570         qemu_register_reset(&cpu_ppc_reset, env);
 571         register_savevm("cpu", 0, 3, cpu_save, cpu_load, env);
 572         envs[i] = env;
 573     }
 574
 575     /* allocate RAM */
 576     cpu_register_physical_memory(0, ram_size, IO_MEM_RAM);
 577
 578     /* allocate and load BIOS */
 579     bios_offset = ram_size + vga_ram_size;
 580     if (bios_name == NULL)
 581         bios_name = BIOS_FILENAME;
 582     snprintf(buf, sizeof(buf), "%s/%s", bios_dir, bios_name);
 583     bios_size = load_image(buf, phys_ram_base + bios_offset);
 584     if (bios_size < 0 || bios_size > BIOS_SIZE) {
 585         cpu_abort(env, "qemu: could not load PPC PREP bios '%s'\n", buf);
 586         exit(1);
 587     }
 588     if (env->nip < 0xFFF80000 && bios_size < 0x00100000) {
 589         cpu_abort(env, "PowerPC 601 / 620 / 970 need a 1MB BIOS\n");
 590     }
 591     bios_size = (bios_size + 0xfff) & ~0xfff;
 592     cpu_register_physical_memory((uint32_t)(-bios_size),
 593                                  bios_size, bios_offset | IO_MEM_ROM);
 594
 595     if (linux_boot) {
 596         kernel_base = KERNEL_LOAD_ADDR;
 597         /* now we can load the kernel */
 598         kernel_size = load_image(kernel_filename, phys_ram_base + kernel_base);
 599         if (kernel_size < 0) {
 600             cpu_abort(env, "qemu: could not load kernel '%s'\n",
 601                       kernel_filename);
 602             exit(1);
 603         }
 604         /* load initrd */
 605         if (initrd_filename) {
 606             initrd_base = INITRD_LOAD_ADDR;
 607             initrd_size = load_image(initrd_filename,
 608                                      phys_ram_base + initrd_base);
 609             if (initrd_size < 0) {
 610                 cpu_abort(env, "qemu: could not load initial ram disk '%s'\n",
 611                           initrd_filename);
 612                 exit(1);
 613             }
 614         } else {
 615             initrd_base = 0;
 616             initrd_size = 0;
 617         }
 618         ppc_boot_device = 'm';
 619     } else {
 620         kernel_base = 0;
 621         kernel_size = 0;
 622         initrd_base = 0;
 623         initrd_size = 0;
 624         ppc_boot_device = '\0';
 625         /* For now, OHW cannot boot from the network. */
 626         for (i = 0; boot_device[i] != '\0'; i++) {
 627             if (boot_device[i] >= 'a' && boot_device[i] <= 'f') {
 628                 ppc_boot_device = boot_device[i];
 629                 break;
 630             }
 631         }
 632         if (ppc_boot_device == '\0') {
 633             fprintf(stderr, "No valid boot device for Mac99 machine\n");
 634             exit(1);
 635         }
 636     }
 637
 638     isa_mem_base = 0xc0000000;
 639     if (PPC_INPUT(env) != PPC_FLAGS_INPUT_6xx) {
 640         cpu_abort(env, "Only 6xx bus is supported on PREP machine\n");
 641         exit(1);
 642     }
 643     i8259 = i8259_init(first_cpu->irq_inputs[PPC6xx_INPUT_INT]);
 644     pci_bus = pci_prep_init(i8259);
 645     //    pci_bus = i440fx_init();
 646     /* Register 8 MB of ISA IO space (needed for non-contiguous map) */
 647     PPC_io_memory = cpu_register_io_memory(0, PPC_prep_io_read,
 648                                            PPC_prep_io_write, sysctrl);
 649     cpu_register_physical_memory(0x80000000, 0x00800000, PPC_io_memory);
 650
 651     /* init basic PC hardware */
 652     pci_vga_init(pci_bus, ds, phys_ram_base + ram_size, ram_size,
 653                  vga_ram_size, 0, 0);
 654     //    openpic = openpic_init(0x00000000, 0xF0000000, 1);
 655     //    pit = pit_init(0x40, i8259[0]);
 656     rtc_init(0x70, i8259[8]);
 657
 658     serial_init(0x3f8, i8259[4], serial_hds[0]);
 659     nb_nics1 = nb_nics;
 660     if (nb_nics1 > NE2000_NB_MAX)
 661         nb_nics1 = NE2000_NB_MAX;
 662     for(i = 0; i < nb_nics1; i++) {
 663         if (nd_table[i].model == NULL
 664             || strcmp(nd_table[i].model, "ne2k_isa") == 0) {
 665             isa_ne2000_init(ne2000_io[i], i8259[ne2000_irq[i]], &nd_table[i]);
 666         } else {
 667             pci_nic_init(pci_bus, &nd_table[i], -1);
 668         }
 669     }
 670
 671     for(i = 0; i < 2; i++) {
 672         isa_ide_init(ide_iobase[i], ide_iobase2[i], i8259[ide_irq[i]],
 673                      bs_table[2 * i], bs_table[2 * i + 1]);
 674     }
 675     i8042_init(i8259[1], i8259[12], 0x60);
 676     DMA_init(1);
 677     //    AUD_init();
 678     //    SB16_init();
 679
 680     fdctrl_init(i8259[6], 2, 0, 0x3f0, fd_table);
 681
 682     /* Register speaker port */
 683     register_ioport_read(0x61, 1, 1, speaker_ioport_read, NULL);
 684     register_ioport_write(0x61, 1, 1, speaker_ioport_write, NULL);
 685     /* Register fake IO ports for PREP */
 686     sysctrl->reset_irq = first_cpu->irq_inputs[PPC6xx_INPUT_HRESET];
 687     register_ioport_read(0x398, 2, 1, &PREP_io_read, sysctrl);
 688     register_ioport_write(0x398, 2, 1, &PREP_io_write, sysctrl);
 689     /* System control ports */
 690     register_ioport_read(0x0092, 0x01, 1, &PREP_io_800_readb, sysctrl);
 691     register_ioport_write(0x0092, 0x01, 1, &PREP_io_800_writeb, sysctrl);
 692     register_ioport_read(0x0800, 0x52, 1, &PREP_io_800_readb, sysctrl);
 693     register_ioport_write(0x0800, 0x52, 1, &PREP_io_800_writeb, sysctrl);
 694     /* PCI intack location */
 695     PPC_io_memory = cpu_register_io_memory(0, PPC_intack_read,
 696                                            PPC_intack_write, NULL);
 697     cpu_register_physical_memory(0xBFFFFFF0, 0x4, PPC_io_memory);
 698     /* PowerPC control and status register group */
 699 #if 0
 700     PPC_io_memory = cpu_register_io_memory(0, PPC_XCSR_read, PPC_XCSR_write,
 701                                            NULL);
 702     cpu_register_physical_memory(0xFEFF0000, 0x1000, PPC_io_memory);
 703 #endif
 704
 705     if (usb_enabled) {
 706         usb_ohci_init_pci(pci_bus, 3, -1);
 707     }
 708
 709     m48t59 = m48t59_init(i8259[8], 0, 0x0074, NVRAM_SIZE, 59);
 710     if (m48t59 == NULL)
 711         return;
 712     sysctrl->nvram = m48t59;
 713
 714     /* Initialise NVRAM */
 715     nvram.opaque = m48t59;
 716     nvram.read_fn = &m48t59_read;
 717     nvram.write_fn = &m48t59_write;
 718     PPC_NVRAM_set_params(&nvram, NVRAM_SIZE, "PREP", ram_size, ppc_boot_device,
 719                          kernel_base, kernel_size,
 720                          kernel_cmdline,
 721                          initrd_base, initrd_size,
 722                          /* XXX: need an option to load a NVRAM image */
 723                          0,
 724                          graphic_width, graphic_height, graphic_depth);
 725
 726     /* Special port to get debug messages from Open-Firmware */
 727     register_ioport_write(0x0F00, 4, 1, &PPC_debug_write, NULL);
 728 }
 729
 730 QEMUMachine prep_machine = {
 731     "prep",
 732     "PowerPC PREP platform",
 733     ppc_prep_init,
 734 };