git.maemo.org Git - qemu/blob - target-arm/cpu.h

   1 /*
   2  * ARM virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, write to the Free Software
  18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  19  */
  20 #ifndef CPU_ARM_H
  21 #define CPU_ARM_H
  22
  23 #define TARGET_LONG_BITS 32
  24
  25 #define ELF_MACHINE     EM_ARM
  26
  27 #include "cpu-defs.h"
  28
  29 #include "softfloat.h"
  30
  31 #define TARGET_HAS_ICE 1
  32
  33 #define EXCP_UDEF            1   /* undefined instruction */
  34 #define EXCP_SWI             2   /* software interrupt */
  35 #define EXCP_PREFETCH_ABORT  3
  36 #define EXCP_DATA_ABORT      4
  37 #define EXCP_IRQ             5
  38 #define EXCP_FIQ             6
  39 #define EXCP_BKPT            7
  40 #define EXCP_EXCEPTION_EXIT  8   /* Return from v7M exception.  */
  41
  42 #define ARMV7M_EXCP_RESET   1
  43 #define ARMV7M_EXCP_NMI     2
  44 #define ARMV7M_EXCP_HARD    3
  45 #define ARMV7M_EXCP_MEM     4
  46 #define ARMV7M_EXCP_BUS     5
  47 #define ARMV7M_EXCP_USAGE   6
  48 #define ARMV7M_EXCP_SVC     11
  49 #define ARMV7M_EXCP_DEBUG   12
  50 #define ARMV7M_EXCP_PENDSV  14
  51 #define ARMV7M_EXCP_SYSTICK 15
  52
  53 typedef void ARMWriteCPFunc(void *opaque, int cp_info,
  54                             int srcreg, int operand, uint32_t value);
  55 typedef uint32_t ARMReadCPFunc(void *opaque, int cp_info,
  56                                int dstreg, int operand);
  57
  58 #define NB_MMU_MODES 2
  59
  60 /* We currently assume float and double are IEEE single and double
  61    precision respectively.
  62    Doing runtime conversions is tricky because VFP registers may contain
  63    integer values (eg. as the result of a FTOSI instruction).
  64    s<2n> maps to the least significant half of d<n>
  65    s<2n+1> maps to the most significant half of d<n>
  66  */
  67
  68 typedef struct CPUARMState {
  69     /* Regs for current mode.  */
  70     uint32_t regs[16];
  71     /* Frequently accessed CPSR bits are stored separately for efficiently.
  72        This contains all the other bits.  Use cpsr_{read,write} to access
  73        the whole CPSR.  */
  74     uint32_t uncached_cpsr;
  75     uint32_t spsr;
  76
  77     /* Banked registers.  */
  78     uint32_t banked_spsr[6];
  79     uint32_t banked_r13[6];
  80     uint32_t banked_r14[6];
  81
  82     /* These hold r8-r12.  */
  83     uint32_t usr_regs[5];
  84     uint32_t fiq_regs[5];
  85
  86     /* cpsr flag cache for faster execution */
  87     uint32_t CF; /* 0 or 1 */
  88     uint32_t VF; /* V is the bit 31. All other bits are undefined */
  89     uint32_t NF; /* N is bit 31. All other bits are undefined.  */
  90     uint32_t ZF; /* Z set if zero.  */
  91     uint32_t QF; /* 0 or 1 */
  92     uint32_t GE; /* cpsr[19:16] */
  93     uint32_t thumb; /* cpsr[5]. 0 = arm mode, 1 = thumb mode. */
  94     uint32_t condexec_bits; /* IT bits.  cpsr[15:10,26:25].  */
  95
  96     /* System control coprocessor (cp15) */
  97     struct {
  98         uint32_t c0_cpuid;
  99         uint32_t c0_cachetype;
 100         uint32_t c0_c1[8]; /* Feature registers.  */
 101         uint32_t c0_c2[8]; /* Instruction set registers.  */
 102         uint32_t c1_sys; /* System control register.  */
 103         uint32_t c1_coproc; /* Coprocessor access register.  */
 104         uint32_t c1_xscaleauxcr; /* XScale auxiliary control register.  */
 105         uint32_t c2_base0; /* MMU translation table base 0.  */
 106         uint32_t c2_base1; /* MMU translation table base 1.  */
 107         uint32_t c2_mask; /* MMU translation table base mask.  */
 108         uint32_t c2_data; /* MPU data cachable bits.  */
 109         uint32_t c2_insn; /* MPU instruction cachable bits.  */
 110         uint32_t c3; /* MMU domain access control register
 111                         MPU write buffer control.  */
 112         uint32_t c5_insn; /* Fault status registers.  */
 113         uint32_t c5_data;
 114         uint32_t c6_region[8]; /* MPU base/size registers.  */
 115         uint32_t c6_insn; /* Fault address registers.  */
 116         uint32_t c6_data;
 117         uint32_t c9_insn; /* Cache lockdown registers.  */
 118         uint32_t c9_data;
 119         uint32_t c13_fcse; /* FCSE PID.  */
 120         uint32_t c13_context; /* Context ID.  */
 121         uint32_t c13_tls1; /* User RW Thread register.  */
 122         uint32_t c13_tls2; /* User RO Thread register.  */
 123         uint32_t c13_tls3; /* Privileged Thread register.  */
 124         uint32_t c15_cpar; /* XScale Coprocessor Access Register */
 125         uint32_t c15_ticonfig; /* TI925T configuration byte.  */
 126         uint32_t c15_i_max; /* Maximum D-cache dirty line index.  */
 127         uint32_t c15_i_min; /* Minimum D-cache dirty line index.  */
 128         uint32_t c15_threadid; /* TI debugger thread-ID.  */
 129     } cp15;
 130
 131     struct {
 132         uint32_t other_sp;
 133         uint32_t vecbase;
 134         uint32_t basepri;
 135         uint32_t control;
 136         int current_sp;
 137         int exception;
 138         int pending_exception;
 139         void *nvic;
 140     } v7m;
 141
 142     /* Coprocessor IO used by peripherals */
 143     struct {
 144         ARMReadCPFunc *cp_read;
 145         ARMWriteCPFunc *cp_write;
 146         void *opaque;
 147     } cp[15];
 148
 149     /* Internal CPU feature flags.  */
 150     uint32_t features;
 151
 152     /* Callback for vectored interrupt controller.  */
 153     int (*get_irq_vector)(struct CPUARMState *);
 154     void *irq_opaque;
 155
 156     /* exception/interrupt handling */
 157     jmp_buf jmp_env;
 158     int exception_index;
 159     int interrupt_request;
 160     int user_mode_only;
 161     int halted;
 162
 163     /* VFP coprocessor state.  */
 164     struct {
 165         float64 regs[32];
 166
 167         uint32_t xregs[16];
 168         /* We store these fpcsr fields separately for convenience.  */
 169         int vec_len;
 170         int vec_stride;
 171
 172         /* scratch space when Tn are not sufficient.  */
 173         uint32_t scratch[8];
 174
 175         float_status fp_status;
 176     } vfp;
 177 #if defined(CONFIG_USER_ONLY)
 178     struct mmon_state *mmon_entry;
 179 #else
 180     uint32_t mmon_addr;
 181 #endif
 182
 183     /* iwMMXt coprocessor state.  */
 184     struct {
 185         uint64_t regs[16];
 186         uint64_t val;
 187
 188         uint32_t cregs[16];
 189     } iwmmxt;
 190
 191 #if defined(CONFIG_USER_ONLY)
 192     /* For usermode syscall translation.  */
 193     int eabi;
 194 #endif
 195
 196     CPU_COMMON
 197
 198     /* These fields after the common ones so they are preserved on reset.  */
 199     int ram_size;
 200     const char *kernel_filename;
 201     const char *kernel_cmdline;
 202     const char *initrd_filename;
 203     int board_id;
 204     target_phys_addr_t loader_start;
 205 } CPUARMState;
 206
 207 CPUARMState *cpu_arm_init(const char *cpu_model);
 208 void arm_translate_init(void);
 209 int cpu_arm_exec(CPUARMState *s);
 210 void cpu_arm_close(CPUARMState *s);
 211 void do_interrupt(CPUARMState *);
 212 void switch_mode(CPUARMState *, int);
 213 uint32_t do_arm_semihosting(CPUARMState *env);
 214
 215 /* you can call this signal handler from your SIGBUS and SIGSEGV
 216    signal handlers to inform the virtual CPU of exceptions. non zero
 217    is returned if the signal was handled by the virtual CPU.  */
 218 int cpu_arm_signal_handler(int host_signum, void *pinfo,
 219                            void *puc);
 220
 221 void cpu_lock(void);
 222 void cpu_unlock(void);
 223
 224 #define CPSR_M (0x1f)
 225 #define CPSR_T (1 << 5)
 226 #define CPSR_F (1 << 6)
 227 #define CPSR_I (1 << 7)
 228 #define CPSR_A (1 << 8)
 229 #define CPSR_E (1 << 9)
 230 #define CPSR_IT_2_7 (0xfc00)
 231 #define CPSR_GE (0xf << 16)
 232 #define CPSR_RESERVED (0xf << 20)
 233 #define CPSR_J (1 << 24)
 234 #define CPSR_IT_0_1 (3 << 25)
 235 #define CPSR_Q (1 << 27)
 236 #define CPSR_V (1 << 28)
 237 #define CPSR_C (1 << 29)
 238 #define CPSR_Z (1 << 30)
 239 #define CPSR_N (1 << 31)
 240 #define CPSR_NZCV (CPSR_N | CPSR_Z | CPSR_C | CPSR_V)
 241
 242 #define CPSR_IT (CPSR_IT_0_1 | CPSR_IT_2_7)
 243 #define CACHED_CPSR_BITS (CPSR_T | CPSR_GE | CPSR_IT | CPSR_Q | CPSR_NZCV)
 244 /* Bits writable in user mode.  */
 245 #define CPSR_USER (CPSR_NZCV | CPSR_Q | CPSR_GE)
 246 /* Execution state bits.  MRS read as zero, MSR writes ignored.  */
 247 #define CPSR_EXEC (CPSR_T | CPSR_IT | CPSR_J)
 248
 249 /* Return the current CPSR value.  */
 250 uint32_t cpsr_read(CPUARMState *env);
 251 /* Set the CPSR.  Note that some bits of mask must be all-set or all-clear.  */
 252 void cpsr_write(CPUARMState *env, uint32_t val, uint32_t mask);
 253
 254 /* Return the current xPSR value.  */
 255 static inline uint32_t xpsr_read(CPUARMState *env)
 256 {
 257     int ZF;
 258     ZF = (env->ZF == 0);
 259     return (env->NF & 0x80000000) | (ZF << 30)
 260         | (env->CF << 29) | ((env->VF & 0x80000000) >> 3) | (env->QF << 27)
 261         | (env->thumb << 24) | ((env->condexec_bits & 3) << 25)
 262         | ((env->condexec_bits & 0xfc) << 8)
 263         | env->v7m.exception;
 264 }
 265
 266 /* Set the xPSR.  Note that some bits of mask must be all-set or all-clear.  */
 267 static inline void xpsr_write(CPUARMState *env, uint32_t val, uint32_t mask)
 268 {
 269     if (mask & CPSR_NZCV) {
 270         env->ZF = (~val) & CPSR_Z;
 271         env->NF = val;
 272         env->CF = (val >> 29) & 1;
 273         env->VF = (val << 3) & 0x80000000;
 274     }
 275     if (mask & CPSR_Q)
 276         env->QF = ((val & CPSR_Q) != 0);
 277     if (mask & (1 << 24))
 278         env->thumb = ((val & (1 << 24)) != 0);
 279     if (mask & CPSR_IT_0_1) {
 280         env->condexec_bits &= ~3;
 281         env->condexec_bits |= (val >> 25) & 3;
 282     }
 283     if (mask & CPSR_IT_2_7) {
 284         env->condexec_bits &= 3;
 285         env->condexec_bits |= (val >> 8) & 0xfc;
 286     }
 287     if (mask & 0x1ff) {
 288         env->v7m.exception = val & 0x1ff;
 289     }
 290 }
 291
 292 enum arm_cpu_mode {
 293   ARM_CPU_MODE_USR = 0x10,
 294   ARM_CPU_MODE_FIQ = 0x11,
 295   ARM_CPU_MODE_IRQ = 0x12,
 296   ARM_CPU_MODE_SVC = 0x13,
 297   ARM_CPU_MODE_ABT = 0x17,
 298   ARM_CPU_MODE_UND = 0x1b,
 299   ARM_CPU_MODE_SYS = 0x1f
 300 };
 301
 302 /* VFP system registers.  */
 303 #define ARM_VFP_FPSID   0
 304 #define ARM_VFP_FPSCR   1
 305 #define ARM_VFP_MVFR1   6
 306 #define ARM_VFP_MVFR0   7
 307 #define ARM_VFP_FPEXC   8
 308 #define ARM_VFP_FPINST  9
 309 #define ARM_VFP_FPINST2 10
 310
 311 /* iwMMXt coprocessor control registers.  */
 312 #define ARM_IWMMXT_wCID         0
 313 #define ARM_IWMMXT_wCon         1
 314 #define ARM_IWMMXT_wCSSF        2
 315 #define ARM_IWMMXT_wCASF        3
 316 #define ARM_IWMMXT_wCGR0        8
 317 #define ARM_IWMMXT_wCGR1        9
 318 #define ARM_IWMMXT_wCGR2        10
 319 #define ARM_IWMMXT_wCGR3        11
 320
 321 enum arm_features {
 322     ARM_FEATURE_VFP,
 323     ARM_FEATURE_AUXCR,  /* ARM1026 Auxiliary control register.  */
 324     ARM_FEATURE_XSCALE, /* Intel XScale extensions.  */
 325     ARM_FEATURE_IWMMXT, /* Intel iwMMXt extension.  */
 326     ARM_FEATURE_V6,
 327     ARM_FEATURE_V6K,
 328     ARM_FEATURE_V7,
 329     ARM_FEATURE_THUMB2,
 330     ARM_FEATURE_MPU,    /* Only has Memory Protection Unit, not full MMU.  */
 331     ARM_FEATURE_VFP3,
 332     ARM_FEATURE_NEON,
 333     ARM_FEATURE_DIV,
 334     ARM_FEATURE_M, /* Microcontroller profile.  */
 335     ARM_FEATURE_OMAPCP  /* OMAP specific CP15 ops handling.  */
 336 };
 337
 338 static inline int arm_feature(CPUARMState *env, int feature)
 339 {
 340     return (env->features & (1u << feature)) != 0;
 341 }
 342
 343 void arm_cpu_list(FILE *f, int (*cpu_fprintf)(FILE *f, const char *fmt, ...));
 344
 345 /* Interface between CPU and Interrupt controller.  */
 346 void armv7m_nvic_set_pending(void *opaque, int irq);
 347 int armv7m_nvic_acknowledge_irq(void *opaque);
 348 void armv7m_nvic_complete_irq(void *opaque, int irq);
 349
 350 void cpu_arm_set_cp_io(CPUARMState *env, int cpnum,
 351                        ARMReadCPFunc *cp_read, ARMWriteCPFunc *cp_write,
 352                        void *opaque);
 353
 354 /* Does the core conform to the the "MicroController" profile. e.g. Cortex-M3.
 355    Note the M in older cores (eg. ARM7TDMI) stands for Multiply. These are
 356    conventional cores (ie. Application or Realtime profile).  */
 357
 358 #define IS_M(env) arm_feature(env, ARM_FEATURE_M)
 359 #define ARM_CPUID(env) (env->cp15.c0_cpuid)
 360
 361 #define ARM_CPUID_ARM1026     0x4106a262
 362 #define ARM_CPUID_ARM926      0x41069265
 363 #define ARM_CPUID_ARM946      0x41059461
 364 #define ARM_CPUID_TI915T      0x54029152
 365 #define ARM_CPUID_TI925T      0x54029252
 366 #define ARM_CPUID_PXA250      0x69052100
 367 #define ARM_CPUID_PXA255      0x69052d00
 368 #define ARM_CPUID_PXA260      0x69052903
 369 #define ARM_CPUID_PXA261      0x69052d05
 370 #define ARM_CPUID_PXA262      0x69052d06
 371 #define ARM_CPUID_PXA270      0x69054110
 372 #define ARM_CPUID_PXA270_A0   0x69054110
 373 #define ARM_CPUID_PXA270_A1   0x69054111
 374 #define ARM_CPUID_PXA270_B0   0x69054112
 375 #define ARM_CPUID_PXA270_B1   0x69054113
 376 #define ARM_CPUID_PXA270_C0   0x69054114
 377 #define ARM_CPUID_PXA270_C5   0x69054117
 378 #define ARM_CPUID_ARM1136     0x4117b363
 379 #define ARM_CPUID_ARM11MPCORE 0x410fb022
 380 #define ARM_CPUID_CORTEXA8    0x410fc080
 381 #define ARM_CPUID_CORTEXM3    0x410fc231
 382 #define ARM_CPUID_ANY         0xffffffff
 383
 384 #if defined(CONFIG_USER_ONLY)
 385 #define TARGET_PAGE_BITS 12
 386 #else
 387 /* The ARM MMU allows 1k pages.  */
 388 /* ??? Linux doesn't actually use these, and they're deprecated in recent
 389    architecture revisions.  Maybe a configure option to disable them.  */
 390 #define TARGET_PAGE_BITS 10
 391 #endif
 392
 393 #define CPUState CPUARMState
 394 #define cpu_init cpu_arm_init
 395 #define cpu_exec cpu_arm_exec
 396 #define cpu_gen_code cpu_arm_gen_code
 397 #define cpu_signal_handler cpu_arm_signal_handler
 398 #define cpu_list arm_cpu_list
 399
 400 #define ARM_CPU_SAVE_VERSION 1
 401
 402 /* MMU modes definitions */
 403 #define MMU_MODE0_SUFFIX _kernel
 404 #define MMU_MODE1_SUFFIX _user
 405 #define MMU_USER_IDX 1
 406 static inline int cpu_mmu_index (CPUState *env)
 407 {
 408     return (env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_USR ? 1 : 0;
 409 }
 410
 411 #include "cpu-all.h"
 412
 413 #endif