git.maemo.org Git - qemu/blob - target-arm/cpu.h

   1 /*
   2  * ARM virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, write to the Free Software
  18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  19  */
  20 #ifndef CPU_ARM_H
  21 #define CPU_ARM_H
  22
  23 #define TARGET_LONG_BITS 32
  24
  25 #define ELF_MACHINE     EM_ARM
  26
  27 #include "cpu-defs.h"
  28
  29 #include "softfloat.h"
  30
  31 #define TARGET_HAS_ICE 1
  32
  33 #define EXCP_UDEF            1   /* undefined instruction */
  34 #define EXCP_SWI             2   /* software interrupt */
  35 #define EXCP_PREFETCH_ABORT  3
  36 #define EXCP_DATA_ABORT      4
  37 #define EXCP_IRQ             5
  38 #define EXCP_FIQ             6
  39 #define EXCP_BKPT            7
  40 #define EXCP_EXCEPTION_EXIT  8   /* Return from v7M exception.  */
  41 #define EXCP_KERNEL_TRAP     9   /* Jumped to kernel code page.  */
  42
  43 #define ARMV7M_EXCP_RESET   1
  44 #define ARMV7M_EXCP_NMI     2
  45 #define ARMV7M_EXCP_HARD    3
  46 #define ARMV7M_EXCP_MEM     4
  47 #define ARMV7M_EXCP_BUS     5
  48 #define ARMV7M_EXCP_USAGE   6
  49 #define ARMV7M_EXCP_SVC     11
  50 #define ARMV7M_EXCP_DEBUG   12
  51 #define ARMV7M_EXCP_PENDSV  14
  52 #define ARMV7M_EXCP_SYSTICK 15
  53
  54 typedef void ARMWriteCPFunc(void *opaque, int cp_info,
  55                             int srcreg, int operand, uint32_t value);
  56 typedef uint32_t ARMReadCPFunc(void *opaque, int cp_info,
  57                                int dstreg, int operand);
  58
  59 struct arm_boot_info;
  60
  61 #define NB_MMU_MODES 2
  62
  63 /* We currently assume float and double are IEEE single and double
  64    precision respectively.
  65    Doing runtime conversions is tricky because VFP registers may contain
  66    integer values (eg. as the result of a FTOSI instruction).
  67    s<2n> maps to the least significant half of d<n>
  68    s<2n+1> maps to the most significant half of d<n>
  69  */
  70
  71 typedef struct CPUARMState {
  72     /* Regs for current mode.  */
  73     uint32_t regs[16];
  74     /* Frequently accessed CPSR bits are stored separately for efficiently.
  75        This contains all the other bits.  Use cpsr_{read,write} to access
  76        the whole CPSR.  */
  77     uint32_t uncached_cpsr;
  78     uint32_t spsr;
  79
  80     /* Banked registers.  */
  81     uint32_t banked_spsr[6];
  82     uint32_t banked_r13[6];
  83     uint32_t banked_r14[6];
  84
  85     /* These hold r8-r12.  */
  86     uint32_t usr_regs[5];
  87     uint32_t fiq_regs[5];
  88
  89     /* cpsr flag cache for faster execution */
  90     uint32_t CF; /* 0 or 1 */
  91     uint32_t VF; /* V is the bit 31. All other bits are undefined */
  92     uint32_t NF; /* N is bit 31. All other bits are undefined.  */
  93     uint32_t ZF; /* Z set if zero.  */
  94     uint32_t QF; /* 0 or 1 */
  95     uint32_t GE; /* cpsr[19:16] */
  96     uint32_t thumb; /* cpsr[5]. 0 = arm mode, 1 = thumb mode. */
  97     uint32_t condexec_bits; /* IT bits.  cpsr[15:10,26:25].  */
  98
  99     /* System control coprocessor (cp15) */
 100     struct {
 101         uint32_t c0_cpuid;
 102         uint32_t c0_cachetype;
 103         uint32_t c0_c1[8]; /* Feature registers.  */
 104         uint32_t c0_c2[8]; /* Instruction set registers.  */
 105         uint32_t c1_sys; /* System control register.  */
 106         uint32_t c1_coproc; /* Coprocessor access register.  */
 107         uint32_t c1_xscaleauxcr; /* XScale auxiliary control register.  */
 108         uint32_t c2_base0; /* MMU translation table base 0.  */
 109         uint32_t c2_base1; /* MMU translation table base 1.  */
 110         uint32_t c2_control; /* MMU translation table base control.  */
 111         uint32_t c2_mask; /* MMU translation table base selection mask.  */
 112         uint32_t c2_base_mask; /* MMU translation table base 0 mask. */
 113         uint32_t c2_data; /* MPU data cachable bits.  */
 114         uint32_t c2_insn; /* MPU instruction cachable bits.  */
 115         uint32_t c3; /* MMU domain access control register
 116                         MPU write buffer control.  */
 117         uint32_t c5_insn; /* Fault status registers.  */
 118         uint32_t c5_data;
 119         uint32_t c6_region[8]; /* MPU base/size registers.  */
 120         uint32_t c6_insn; /* Fault address registers.  */
 121         uint32_t c6_data;
 122         uint32_t c9_insn; /* Cache lockdown registers.  */
 123         uint32_t c9_data;
 124         uint32_t c13_fcse; /* FCSE PID.  */
 125         uint32_t c13_context; /* Context ID.  */
 126         uint32_t c13_tls1; /* User RW Thread register.  */
 127         uint32_t c13_tls2; /* User RO Thread register.  */
 128         uint32_t c13_tls3; /* Privileged Thread register.  */
 129         uint32_t c15_cpar; /* XScale Coprocessor Access Register */
 130         uint32_t c15_ticonfig; /* TI925T configuration byte.  */
 131         uint32_t c15_i_max; /* Maximum D-cache dirty line index.  */
 132         uint32_t c15_i_min; /* Minimum D-cache dirty line index.  */
 133         uint32_t c15_threadid; /* TI debugger thread-ID.  */
 134     } cp15;
 135
 136     struct {
 137         uint32_t other_sp;
 138         uint32_t vecbase;
 139         uint32_t basepri;
 140         uint32_t control;
 141         int current_sp;
 142         int exception;
 143         int pending_exception;
 144         void *nvic;
 145     } v7m;
 146
 147     /* Coprocessor IO used by peripherals */
 148     struct {
 149         ARMReadCPFunc *cp_read;
 150         ARMWriteCPFunc *cp_write;
 151         void *opaque;
 152     } cp[15];
 153
 154     /* Thumb-2 EE state.  */
 155     uint32_t teecr;
 156     uint32_t teehbr;
 157
 158     /* Internal CPU feature flags.  */
 159     uint32_t features;
 160
 161     /* Callback for vectored interrupt controller.  */
 162     int (*get_irq_vector)(struct CPUARMState *);
 163     void *irq_opaque;
 164
 165     /* VFP coprocessor state.  */
 166     struct {
 167         float64 regs[32];
 168
 169         uint32_t xregs[16];
 170         /* We store these fpcsr fields separately for convenience.  */
 171         int vec_len;
 172         int vec_stride;
 173
 174         /* scratch space when Tn are not sufficient.  */
 175         uint32_t scratch[8];
 176
 177         float_status fp_status;
 178     } vfp;
 179 #if defined(CONFIG_USER_ONLY)
 180     struct mmon_state *mmon_entry;
 181 #else
 182     uint32_t mmon_addr;
 183 #endif
 184
 185     /* iwMMXt coprocessor state.  */
 186     struct {
 187         uint64_t regs[16];
 188         uint64_t val;
 189
 190         uint32_t cregs[16];
 191     } iwmmxt;
 192
 193 #if defined(CONFIG_USER_ONLY)
 194     /* For usermode syscall translation.  */
 195     int eabi;
 196 #endif
 197
 198     CPU_COMMON
 199
 200     /* These fields after the common ones so they are preserved on reset.  */
 201     struct arm_boot_info *boot_info;
 202 } CPUARMState;
 203
 204 CPUARMState *cpu_arm_init(const char *cpu_model);
 205 void arm_translate_init(void);
 206 int cpu_arm_exec(CPUARMState *s);
 207 void cpu_arm_close(CPUARMState *s);
 208 void do_interrupt(CPUARMState *);
 209 void switch_mode(CPUARMState *, int);
 210 uint32_t do_arm_semihosting(CPUARMState *env);
 211
 212 /* you can call this signal handler from your SIGBUS and SIGSEGV
 213    signal handlers to inform the virtual CPU of exceptions. non zero
 214    is returned if the signal was handled by the virtual CPU.  */
 215 int cpu_arm_signal_handler(int host_signum, void *pinfo,
 216                            void *puc);
 217
 218 void cpu_lock(void);
 219 void cpu_unlock(void);
 220 static inline void cpu_set_tls(CPUARMState *env, target_ulong newtls)
 221 {
 222   env->cp15.c13_tls2 = newtls;
 223 }
 224
 225 #define CPSR_M (0x1f)
 226 #define CPSR_T (1 << 5)
 227 #define CPSR_F (1 << 6)
 228 #define CPSR_I (1 << 7)
 229 #define CPSR_A (1 << 8)
 230 #define CPSR_E (1 << 9)
 231 #define CPSR_IT_2_7 (0xfc00)
 232 #define CPSR_GE (0xf << 16)
 233 #define CPSR_RESERVED (0xf << 20)
 234 #define CPSR_J (1 << 24)
 235 #define CPSR_IT_0_1 (3 << 25)
 236 #define CPSR_Q (1 << 27)
 237 #define CPSR_V (1 << 28)
 238 #define CPSR_C (1 << 29)
 239 #define CPSR_Z (1 << 30)
 240 #define CPSR_N (1 << 31)
 241 #define CPSR_NZCV (CPSR_N | CPSR_Z | CPSR_C | CPSR_V)
 242
 243 #define CPSR_IT (CPSR_IT_0_1 | CPSR_IT_2_7)
 244 #define CACHED_CPSR_BITS (CPSR_T | CPSR_GE | CPSR_IT | CPSR_Q | CPSR_NZCV)
 245 /* Bits writable in user mode.  */
 246 #define CPSR_USER (CPSR_NZCV | CPSR_Q | CPSR_GE)
 247 /* Execution state bits.  MRS read as zero, MSR writes ignored.  */
 248 #define CPSR_EXEC (CPSR_T | CPSR_IT | CPSR_J)
 249
 250 /* Return the current CPSR value.  */
 251 uint32_t cpsr_read(CPUARMState *env);
 252 /* Set the CPSR.  Note that some bits of mask must be all-set or all-clear.  */
 253 void cpsr_write(CPUARMState *env, uint32_t val, uint32_t mask);
 254
 255 /* Return the current xPSR value.  */
 256 static inline uint32_t xpsr_read(CPUARMState *env)
 257 {
 258     int ZF;
 259     ZF = (env->ZF == 0);
 260     return (env->NF & 0x80000000) | (ZF << 30)
 261         | (env->CF << 29) | ((env->VF & 0x80000000) >> 3) | (env->QF << 27)
 262         | (env->thumb << 24) | ((env->condexec_bits & 3) << 25)
 263         | ((env->condexec_bits & 0xfc) << 8)
 264         | env->v7m.exception;
 265 }
 266
 267 /* Set the xPSR.  Note that some bits of mask must be all-set or all-clear.  */
 268 static inline void xpsr_write(CPUARMState *env, uint32_t val, uint32_t mask)
 269 {
 270     if (mask & CPSR_NZCV) {
 271         env->ZF = (~val) & CPSR_Z;
 272         env->NF = val;
 273         env->CF = (val >> 29) & 1;
 274         env->VF = (val << 3) & 0x80000000;
 275     }
 276     if (mask & CPSR_Q)
 277         env->QF = ((val & CPSR_Q) != 0);
 278     if (mask & (1 << 24))
 279         env->thumb = ((val & (1 << 24)) != 0);
 280     if (mask & CPSR_IT_0_1) {
 281         env->condexec_bits &= ~3;
 282         env->condexec_bits |= (val >> 25) & 3;
 283     }
 284     if (mask & CPSR_IT_2_7) {
 285         env->condexec_bits &= 3;
 286         env->condexec_bits |= (val >> 8) & 0xfc;
 287     }
 288     if (mask & 0x1ff) {
 289         env->v7m.exception = val & 0x1ff;
 290     }
 291 }
 292
 293 enum arm_cpu_mode {
 294   ARM_CPU_MODE_USR = 0x10,
 295   ARM_CPU_MODE_FIQ = 0x11,
 296   ARM_CPU_MODE_IRQ = 0x12,
 297   ARM_CPU_MODE_SVC = 0x13,
 298   ARM_CPU_MODE_ABT = 0x17,
 299   ARM_CPU_MODE_UND = 0x1b,
 300   ARM_CPU_MODE_SYS = 0x1f
 301 };
 302
 303 /* VFP system registers.  */
 304 #define ARM_VFP_FPSID   0
 305 #define ARM_VFP_FPSCR   1
 306 #define ARM_VFP_MVFR1   6
 307 #define ARM_VFP_MVFR0   7
 308 #define ARM_VFP_FPEXC   8
 309 #define ARM_VFP_FPINST  9
 310 #define ARM_VFP_FPINST2 10
 311
 312 /* iwMMXt coprocessor control registers.  */
 313 #define ARM_IWMMXT_wCID         0
 314 #define ARM_IWMMXT_wCon         1
 315 #define ARM_IWMMXT_wCSSF        2
 316 #define ARM_IWMMXT_wCASF        3
 317 #define ARM_IWMMXT_wCGR0        8
 318 #define ARM_IWMMXT_wCGR1        9
 319 #define ARM_IWMMXT_wCGR2        10
 320 #define ARM_IWMMXT_wCGR3        11
 321
 322 enum arm_features {
 323     ARM_FEATURE_VFP,
 324     ARM_FEATURE_AUXCR,  /* ARM1026 Auxiliary control register.  */
 325     ARM_FEATURE_XSCALE, /* Intel XScale extensions.  */
 326     ARM_FEATURE_IWMMXT, /* Intel iwMMXt extension.  */
 327     ARM_FEATURE_V6,
 328     ARM_FEATURE_V6K,
 329     ARM_FEATURE_V7,
 330     ARM_FEATURE_THUMB2,
 331     ARM_FEATURE_MPU,    /* Only has Memory Protection Unit, not full MMU.  */
 332     ARM_FEATURE_VFP3,
 333     ARM_FEATURE_NEON,
 334     ARM_FEATURE_DIV,
 335     ARM_FEATURE_M, /* Microcontroller profile.  */
 336     ARM_FEATURE_OMAPCP, /* OMAP specific CP15 ops handling.  */
 337     ARM_FEATURE_THUMB2EE
 338 };
 339
 340 static inline int arm_feature(CPUARMState *env, int feature)
 341 {
 342     return (env->features & (1u << feature)) != 0;
 343 }
 344
 345 void arm_cpu_list(FILE *f, int (*cpu_fprintf)(FILE *f, const char *fmt, ...));
 346
 347 /* Interface between CPU and Interrupt controller.  */
 348 void armv7m_nvic_set_pending(void *opaque, int irq);
 349 int armv7m_nvic_acknowledge_irq(void *opaque);
 350 void armv7m_nvic_complete_irq(void *opaque, int irq);
 351
 352 void cpu_arm_set_cp_io(CPUARMState *env, int cpnum,
 353                        ARMReadCPFunc *cp_read, ARMWriteCPFunc *cp_write,
 354                        void *opaque);
 355
 356 /* Does the core conform to the the "MicroController" profile. e.g. Cortex-M3.
 357    Note the M in older cores (eg. ARM7TDMI) stands for Multiply. These are
 358    conventional cores (ie. Application or Realtime profile).  */
 359
 360 #define IS_M(env) arm_feature(env, ARM_FEATURE_M)
 361 #define ARM_CPUID(env) (env->cp15.c0_cpuid)
 362
 363 #define ARM_CPUID_ARM1026     0x4106a262
 364 #define ARM_CPUID_ARM926      0x41069265
 365 #define ARM_CPUID_ARM946      0x41059461
 366 #define ARM_CPUID_TI915T      0x54029152
 367 #define ARM_CPUID_TI925T      0x54029252
 368 #define ARM_CPUID_PXA250      0x69052100
 369 #define ARM_CPUID_PXA255      0x69052d00
 370 #define ARM_CPUID_PXA260      0x69052903
 371 #define ARM_CPUID_PXA261      0x69052d05
 372 #define ARM_CPUID_PXA262      0x69052d06
 373 #define ARM_CPUID_PXA270      0x69054110
 374 #define ARM_CPUID_PXA270_A0   0x69054110
 375 #define ARM_CPUID_PXA270_A1   0x69054111
 376 #define ARM_CPUID_PXA270_B0   0x69054112
 377 #define ARM_CPUID_PXA270_B1   0x69054113
 378 #define ARM_CPUID_PXA270_C0   0x69054114
 379 #define ARM_CPUID_PXA270_C5   0x69054117
 380 #define ARM_CPUID_ARM1136     0x4117b363
 381 #define ARM_CPUID_ARM1136_R2  0x4107b362
 382 #define ARM_CPUID_ARM11MPCORE 0x410fb022
 383 #define ARM_CPUID_CORTEXA8    0x410fc080
 384 #define ARM_CPUID_CORTEXM3    0x410fc231
 385 #define ARM_CPUID_ANY         0xffffffff
 386
 387 #if defined(CONFIG_USER_ONLY)
 388 #define TARGET_PAGE_BITS 12
 389 #else
 390 /* The ARM MMU allows 1k pages.  */
 391 /* ??? Linux doesn't actually use these, and they're deprecated in recent
 392    architecture revisions.  Maybe a configure option to disable them.  */
 393 #define TARGET_PAGE_BITS 10
 394 #endif
 395
 396 #define CPUState CPUARMState
 397 #define cpu_init cpu_arm_init
 398 #define cpu_exec cpu_arm_exec
 399 #define cpu_gen_code cpu_arm_gen_code
 400 #define cpu_signal_handler cpu_arm_signal_handler
 401 #define cpu_list arm_cpu_list
 402
 403 #define CPU_SAVE_VERSION 1
 404
 405 /* MMU modes definitions */
 406 #define MMU_MODE0_SUFFIX _kernel
 407 #define MMU_MODE1_SUFFIX _user
 408 #define MMU_USER_IDX 1
 409 static inline int cpu_mmu_index (CPUState *env)
 410 {
 411     return (env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_USR ? 1 : 0;
 412 }
 413
 414 #if defined(CONFIG_USER_ONLY)
 415 static inline void cpu_clone_regs(CPUState *env, target_ulong newsp)
 416 {
 417     if (newsp)
 418         env->regs[13] = newsp;
 419     env->regs[0] = 0;
 420 }
 421 #endif
 422
 423 #include "cpu-all.h"
 424 #include "exec-all.h"
 425
 426 static inline void cpu_pc_from_tb(CPUState *env, TranslationBlock *tb)
 427 {
 428     env->regs[15] = tb->pc;
 429 }
 430
 431 static inline void cpu_get_tb_cpu_state(CPUState *env, target_ulong *pc,
 432                                         target_ulong *cs_base, int *flags)
 433 {
 434     *pc = env->regs[15];
 435     *cs_base = 0;
 436     *flags = env->thumb | (env->vfp.vec_len << 1)
 437             | (env->vfp.vec_stride << 4) | (env->condexec_bits << 8);
 438     if ((env->uncached_cpsr & CPSR_M) != ARM_CPU_MODE_USR)
 439         *flags |= (1 << 6);
 440     if (env->vfp.xregs[ARM_VFP_FPEXC] & (1 << 30))
 441         *flags |= (1 << 7);
 442 }
 443
 444 #endif