git.maemo.org Git - qemu/blob - target-arm/helper.c

   1 #include <stdio.h>
   2 #include <stdlib.h>
   3 #include <string.h>
   4
   5 #include "cpu.h"
   6 #include "exec-all.h"
   7 #include "gdbstub.h"
   8 #include "helpers.h"
   9 #include "qemu-common.h"
  10
  11 static uint32_t cortexa8_cp15_c0_c1[8] =
  12 { 0x1031, 0x11, 0x400, 0, 0x31100003, 0x20000000, 0x01202000, 0x11 };
  13
  14 static uint32_t cortexa8_cp15_c0_c2[8] =
  15 { 0x00101111, 0x12112111, 0x21232031, 0x11112131, 0x00111142, 0, 0, 0 };
  16
  17 static uint32_t cortexa8r2_cp16_c0_c2[8] =
  18 { 0x00101111, 0x12112111, 0x21232031, 0x11112131, 0x00011142, 0, 0, 0 };
  19
  20 static uint32_t mpcore_cp15_c0_c1[8] =
  21 { 0x111, 0x1, 0, 0x2, 0x01100103, 0x10020302, 0x01222000, 0 };
  22
  23 static uint32_t mpcore_cp15_c0_c2[8] =
  24 { 0x00100011, 0x12002111, 0x11221011, 0x01102131, 0x141, 0, 0, 0 };
  25
  26 static uint32_t arm1136_cp15_c0_c1[8] =
  27 { 0x111, 0x1, 0x2, 0x3, 0x01130003, 0x10030302, 0x01222110, 0 };
  28
  29 static uint32_t arm1136_cp15_c0_c2[8] =
  30 { 0x00140011, 0x12002111, 0x11231111, 0x01102131, 0x141, 0, 0, 0 };
  31
  32 static uint32_t cpu_arm_find_by_name(const char *name);
  33
  34 static inline void set_feature(CPUARMState *env, int feature)
  35 {
  36     env->features |= 1u << feature;
  37 }
  38
  39 static void cpu_reset_model_id(CPUARMState *env, uint32_t id)
  40 {
  41     env->cp15.c0_cpuid = id;
  42     switch (id) {
  43     case ARM_CPUID_ARM926:
  44         set_feature(env, ARM_FEATURE_VFP);
  45         env->vfp.xregs[ARM_VFP_FPSID] = 0x41011090;
  46         env->cp15.c0_cachetype = 0x1dd20d2;
  47         env->cp15.c1_sys = 0x00090078;
  48         break;
  49     case ARM_CPUID_ARM946:
  50         set_feature(env, ARM_FEATURE_MPU);
  51         env->cp15.c0_cachetype = 0x0f004006;
  52         env->cp15.c1_sys = 0x00000078;
  53         break;
  54     case ARM_CPUID_ARM1026:
  55         set_feature(env, ARM_FEATURE_VFP);
  56         set_feature(env, ARM_FEATURE_AUXCR);
  57         env->vfp.xregs[ARM_VFP_FPSID] = 0x410110a0;
  58         env->cp15.c0_cachetype = 0x1dd20d2;
  59         env->cp15.c1_sys = 0x00090078;
  60         break;
  61     case ARM_CPUID_ARM1136_R2:
  62     case ARM_CPUID_ARM1136:
  63         set_feature(env, ARM_FEATURE_V6);
  64         set_feature(env, ARM_FEATURE_VFP);
  65         set_feature(env, ARM_FEATURE_AUXCR);
  66         env->vfp.xregs[ARM_VFP_FPSID] = 0x410120b4;
  67         env->vfp.xregs[ARM_VFP_MVFR0] = 0x11111111;
  68         env->vfp.xregs[ARM_VFP_MVFR1] = 0x00000000;
  69         memcpy(env->cp15.c0_c1, arm1136_cp15_c0_c1, 8 * sizeof(uint32_t));
  70         memcpy(env->cp15.c0_c2, arm1136_cp15_c0_c2, 8 * sizeof(uint32_t));
  71         env->cp15.c0_cachetype = 0x1dd20d2;
  72         break;
  73     case ARM_CPUID_ARM11MPCORE:
  74         set_feature(env, ARM_FEATURE_V6);
  75         set_feature(env, ARM_FEATURE_V6K);
  76         set_feature(env, ARM_FEATURE_VFP);
  77         set_feature(env, ARM_FEATURE_AUXCR);
  78         env->vfp.xregs[ARM_VFP_FPSID] = 0x410120b4;
  79         env->vfp.xregs[ARM_VFP_MVFR0] = 0x11111111;
  80         env->vfp.xregs[ARM_VFP_MVFR1] = 0x00000000;
  81         memcpy(env->cp15.c0_c1, mpcore_cp15_c0_c1, 8 * sizeof(uint32_t));
  82         memcpy(env->cp15.c0_c2, mpcore_cp15_c0_c2, 8 * sizeof(uint32_t));
  83         env->cp15.c0_cachetype = 0x1dd20d2;
  84         break;
  85     case ARM_CPUID_CORTEXA8:
  86         set_feature(env, ARM_FEATURE_V6);
  87         set_feature(env, ARM_FEATURE_V6K);
  88         set_feature(env, ARM_FEATURE_V7);
  89         set_feature(env, ARM_FEATURE_AUXCR);
  90         set_feature(env, ARM_FEATURE_THUMB2);
  91         set_feature(env, ARM_FEATURE_VFP);
  92         set_feature(env, ARM_FEATURE_VFP3);
  93         set_feature(env, ARM_FEATURE_NEON);
  94         set_feature(env, ARM_FEATURE_THUMB2EE);
  95         set_feature(env, ARM_FEATURE_TRUSTZONE);
  96         env->vfp.xregs[ARM_VFP_FPSID] = 0x410330c0;
  97         env->vfp.xregs[ARM_VFP_MVFR0] = 0x11110222;
  98         env->vfp.xregs[ARM_VFP_MVFR1] = 0x00011100;
  99         memcpy(env->cp15.c0_c1, cortexa8_cp15_c0_c1, 8 * sizeof(uint32_t));
 100         memcpy(env->cp15.c0_c2, cortexa8_cp15_c0_c2, 8 * sizeof(uint32_t));
 101         env->cp15.c0_cachetype = 0x82048004;
 102         env->cp15.c0_clid = (1 << 27) | (2 << 24) | 3;
 103         env->cp15.c0_ccsid[0] = 0xe007e01a; /* 16k L1 dcache. */
 104         env->cp15.c0_ccsid[1] = 0x2007e01a; /* 16k L1 icache. */
 105         env->cp15.c0_ccsid[2] = 0xf0000000; /* No L2 icache. */
 106         break;
 107     case ARM_CPUID_CORTEXA8_R2:
 108         set_feature(env, ARM_FEATURE_V6);
 109         set_feature(env, ARM_FEATURE_V6K);
 110         set_feature(env, ARM_FEATURE_V7);
 111         set_feature(env, ARM_FEATURE_AUXCR);
 112         set_feature(env, ARM_FEATURE_THUMB2);
 113         set_feature(env, ARM_FEATURE_VFP);
 114         set_feature(env, ARM_FEATURE_VFP3);
 115         set_feature(env, ARM_FEATURE_NEON);
 116         set_feature(env, ARM_FEATURE_THUMB2EE);
 117         set_feature(env, ARM_FEATURE_TRUSTZONE);
 118         env->vfp.xregs[ARM_VFP_FPSID] = 0x410330c2;
 119         env->vfp.xregs[ARM_VFP_MVFR0] = 0x11110222;
 120         env->vfp.xregs[ARM_VFP_MVFR1] = 0x00011100; /* should be 0x00011111 */
 121         memcpy(env->cp15.c0_c1, cortexa8_cp15_c0_c1, 8 * sizeof(uint32_t));
 122         memcpy(env->cp15.c0_c2, cortexa8r2_cp16_c0_c2, 8 * sizeof(uint32_t));
 123         env->cp15.c0_cachetype = 0x82048004;
 124         env->cp15.c0_clid = (1 << 27) | (2 << 24) | (4 << 3) | 3;
 125         env->cp15.c0_ccsid[0] = 0xe007e01a; /* 16k L1 dcache. */
 126         env->cp15.c0_ccsid[1] = 0x2007e01a; /* 16k L1 icache. */
 127         env->cp15.c0_ccsid[2] = 0xf03fe03a; /* 256k L2 cache. */
 128         break;
 129     case ARM_CPUID_CORTEXM3:
 130         set_feature(env, ARM_FEATURE_V6);
 131         set_feature(env, ARM_FEATURE_THUMB2);
 132         set_feature(env, ARM_FEATURE_V7);
 133         set_feature(env, ARM_FEATURE_M);
 134         set_feature(env, ARM_FEATURE_DIV);
 135         break;
 136     case ARM_CPUID_ANY: /* For userspace emulation.  */
 137         set_feature(env, ARM_FEATURE_V6);
 138         set_feature(env, ARM_FEATURE_V6K);
 139         set_feature(env, ARM_FEATURE_V7);
 140         set_feature(env, ARM_FEATURE_THUMB2);
 141         set_feature(env, ARM_FEATURE_VFP);
 142         set_feature(env, ARM_FEATURE_VFP3);
 143         set_feature(env, ARM_FEATURE_NEON);
 144         set_feature(env, ARM_FEATURE_THUMB2EE);
 145         set_feature(env, ARM_FEATURE_DIV);
 146         break;
 147     case ARM_CPUID_TI915T:
 148     case ARM_CPUID_TI925T:
 149         set_feature(env, ARM_FEATURE_OMAPCP);
 150         env->cp15.c0_cpuid = ARM_CPUID_TI925T; /* Depends on wiring.  */
 151         env->cp15.c0_cachetype = 0x5109149;
 152         env->cp15.c1_sys = 0x00000070;
 153         env->cp15.c15_i_max = 0x000;
 154         env->cp15.c15_i_min = 0xff0;
 155         break;
 156     case ARM_CPUID_PXA250:
 157     case ARM_CPUID_PXA255:
 158     case ARM_CPUID_PXA260:
 159     case ARM_CPUID_PXA261:
 160     case ARM_CPUID_PXA262:
 161         set_feature(env, ARM_FEATURE_XSCALE);
 162         /* JTAG_ID is ((id << 28) | 0x09265013) */
 163         env->cp15.c0_cachetype = 0xd172172;
 164         env->cp15.c1_sys = 0x00000078;
 165         break;
 166     case ARM_CPUID_PXA270_A0:
 167     case ARM_CPUID_PXA270_A1:
 168     case ARM_CPUID_PXA270_B0:
 169     case ARM_CPUID_PXA270_B1:
 170     case ARM_CPUID_PXA270_C0:
 171     case ARM_CPUID_PXA270_C5:
 172         set_feature(env, ARM_FEATURE_XSCALE);
 173         /* JTAG_ID is ((id << 28) | 0x09265013) */
 174         set_feature(env, ARM_FEATURE_IWMMXT);
 175         env->iwmmxt.cregs[ARM_IWMMXT_wCID] = 0x69051000 | 'Q';
 176         env->cp15.c0_cachetype = 0xd172172;
 177         env->cp15.c1_sys = 0x00000078;
 178         break;
 179     default:
 180         cpu_abort(env, "Bad CPU ID: %x\n", id);
 181         break;
 182     }
 183 }
 184
 185 void cpu_reset(CPUARMState *env)
 186 {
 187     uint32_t id;
 188
 189     if (qemu_loglevel_mask(CPU_LOG_RESET)) {
 190         qemu_log("CPU Reset (CPU %d)\n", env->cpu_index);
 191         log_cpu_state(env, 0);
 192     }
 193
 194     id = env->cp15.c0_cpuid;
 195     memset(env, 0, offsetof(CPUARMState, breakpoints));
 196     if (id)
 197         cpu_reset_model_id(env, id);
 198 #if defined (CONFIG_USER_ONLY)
 199     env->uncached_cpsr = ARM_CPU_MODE_USR;
 200     env->vfp.xregs[ARM_VFP_FPEXC] = 1 << 30;
 201 #else
 202     /* SVC mode with interrupts disabled.  */
 203     env->uncached_cpsr = ARM_CPU_MODE_SVC | CPSR_A | CPSR_F | CPSR_I;
 204     /* On ARMv7-M the CPSR_I is the value of the PRIMASK register, and is
 205        clear at reset.  */
 206     if (IS_M(env))
 207         env->uncached_cpsr &= ~CPSR_I;
 208     env->vfp.xregs[ARM_VFP_FPEXC] = 0;
 209     env->cp15.c2_base_mask = 0xffffc000u;
 210 #endif
 211     env->regs[15] = 0;
 212     tlb_flush(env, 1);
 213 }
 214
 215 static int vfp_gdb_get_reg(CPUState *env, uint8_t *buf, int reg)
 216 {
 217     int nregs;
 218
 219     /* VFP data registers are always little-endian.  */
 220     nregs = arm_feature(env, ARM_FEATURE_VFP3) ? 32 : 16;
 221     if (reg < nregs) {
 222         stfq_le_p(buf, env->vfp.regs[reg]);
 223         return 8;
 224     }
 225     if (arm_feature(env, ARM_FEATURE_NEON)) {
 226         /* Aliases for Q regs.  */
 227         nregs += 16;
 228         if (reg < nregs) {
 229             stfq_le_p(buf, env->vfp.regs[(reg - 32) * 2]);
 230             stfq_le_p(buf + 8, env->vfp.regs[(reg - 32) * 2 + 1]);
 231             return 16;
 232         }
 233     }
 234     switch (reg - nregs) {
 235     case 0: stl_p(buf, env->vfp.xregs[ARM_VFP_FPSID]); return 4;
 236     case 1: stl_p(buf, env->vfp.xregs[ARM_VFP_FPSCR]); return 4;
 237     case 2: stl_p(buf, env->vfp.xregs[ARM_VFP_FPEXC]); return 4;
 238     }
 239     return 0;
 240 }
 241
 242 static int vfp_gdb_set_reg(CPUState *env, uint8_t *buf, int reg)
 243 {
 244     int nregs;
 245
 246     nregs = arm_feature(env, ARM_FEATURE_VFP3) ? 32 : 16;
 247     if (reg < nregs) {
 248         env->vfp.regs[reg] = ldfq_le_p(buf);
 249         return 8;
 250     }
 251     if (arm_feature(env, ARM_FEATURE_NEON)) {
 252         nregs += 16;
 253         if (reg < nregs) {
 254             env->vfp.regs[(reg - 32) * 2] = ldfq_le_p(buf);
 255             env->vfp.regs[(reg - 32) * 2 + 1] = ldfq_le_p(buf + 8);
 256             return 16;
 257         }
 258     }
 259     switch (reg - nregs) {
 260     case 0: env->vfp.xregs[ARM_VFP_FPSID] = ldl_p(buf); return 4;
 261     case 1: env->vfp.xregs[ARM_VFP_FPSCR] = ldl_p(buf); return 4;
 262     case 2: env->vfp.xregs[ARM_VFP_FPEXC] = ldl_p(buf); return 4;
 263     }
 264     return 0;
 265 }
 266
 267 CPUARMState *cpu_arm_init(const char *cpu_model)
 268 {
 269     CPUARMState *env;
 270     uint32_t id;
 271     static int inited = 0;
 272
 273     id = cpu_arm_find_by_name(cpu_model);
 274     if (id == 0)
 275         return NULL;
 276     env = qemu_mallocz(sizeof(CPUARMState));
 277     cpu_exec_init(env);
 278     if (!inited) {
 279         inited = 1;
 280         arm_translate_init();
 281     }
 282
 283     env->cpu_model_str = cpu_model;
 284     env->cp15.c0_cpuid = id;
 285     cpu_reset(env);
 286     if (arm_feature(env, ARM_FEATURE_NEON)) {
 287         gdb_register_coprocessor(env, vfp_gdb_get_reg, vfp_gdb_set_reg,
 288                                  51, "arm-neon.xml", 0);
 289     } else if (arm_feature(env, ARM_FEATURE_VFP3)) {
 290         gdb_register_coprocessor(env, vfp_gdb_get_reg, vfp_gdb_set_reg,
 291                                  35, "arm-vfp3.xml", 0);
 292     } else if (arm_feature(env, ARM_FEATURE_VFP)) {
 293         gdb_register_coprocessor(env, vfp_gdb_get_reg, vfp_gdb_set_reg,
 294                                  19, "arm-vfp.xml", 0);
 295     }
 296     return env;
 297 }
 298
 299 struct arm_cpu_t {
 300     uint32_t id;
 301     const char *name;
 302 };
 303
 304 static const struct arm_cpu_t arm_cpu_names[] = {
 305     { ARM_CPUID_ARM926, "arm926"},
 306     { ARM_CPUID_ARM946, "arm946"},
 307     { ARM_CPUID_ARM1026, "arm1026"},
 308     { ARM_CPUID_ARM1136, "arm1136"},
 309     { ARM_CPUID_ARM1136_R2, "arm1136-r2"},
 310     { ARM_CPUID_ARM11MPCORE, "arm11mpcore"},
 311     { ARM_CPUID_CORTEXM3, "cortex-m3"},
 312     { ARM_CPUID_CORTEXA8, "cortex-a8"},
 313     { ARM_CPUID_CORTEXA8_R2, "cortex-a8-r2"},
 314     { ARM_CPUID_TI925T, "ti925t" },
 315     { ARM_CPUID_PXA250, "pxa250" },
 316     { ARM_CPUID_PXA255, "pxa255" },
 317     { ARM_CPUID_PXA260, "pxa260" },
 318     { ARM_CPUID_PXA261, "pxa261" },
 319     { ARM_CPUID_PXA262, "pxa262" },
 320     { ARM_CPUID_PXA270, "pxa270" },
 321     { ARM_CPUID_PXA270_A0, "pxa270-a0" },
 322     { ARM_CPUID_PXA270_A1, "pxa270-a1" },
 323     { ARM_CPUID_PXA270_B0, "pxa270-b0" },
 324     { ARM_CPUID_PXA270_B1, "pxa270-b1" },
 325     { ARM_CPUID_PXA270_C0, "pxa270-c0" },
 326     { ARM_CPUID_PXA270_C5, "pxa270-c5" },
 327     { ARM_CPUID_ANY, "any"},
 328     { 0, NULL}
 329 };
 330
 331 void arm_cpu_list(FILE *f, int (*cpu_fprintf)(FILE *f, const char *fmt, ...))
 332 {
 333     int i;
 334
 335     (*cpu_fprintf)(f, "Available CPUs:\n");
 336     for (i = 0; arm_cpu_names[i].name; i++) {
 337         (*cpu_fprintf)(f, "  %s\n", arm_cpu_names[i].name);
 338     }
 339 }
 340
 341 /* return 0 if not found */
 342 static uint32_t cpu_arm_find_by_name(const char *name)
 343 {
 344     int i;
 345     uint32_t id;
 346
 347     id = 0;
 348     for (i = 0; arm_cpu_names[i].name; i++) {
 349         if (strcmp(name, arm_cpu_names[i].name) == 0) {
 350             id = arm_cpu_names[i].id;
 351             break;
 352         }
 353     }
 354     return id;
 355 }
 356
 357 void cpu_arm_close(CPUARMState *env)
 358 {
 359     free(env);
 360 }
 361
 362 uint32_t cpsr_read(CPUARMState *env)
 363 {
 364     int ZF;
 365     ZF = (env->ZF == 0);
 366     return env->uncached_cpsr | (env->NF & 0x80000000) | (ZF << 30) |
 367         (env->CF << 29) | ((env->VF & 0x80000000) >> 3) | (env->QF << 27)
 368         | (env->thumb << 5) | ((env->condexec_bits & 3) << 25)
 369         | ((env->condexec_bits & 0xfc) << 8)
 370         | (env->GE << 16);
 371 }
 372
 373 void cpsr_write(CPUARMState *env, uint32_t val, uint32_t mask)
 374 {
 375     if (mask & CPSR_NZCV) {
 376         env->ZF = (~val) & CPSR_Z;
 377         env->NF = val;
 378         env->CF = (val >> 29) & 1;
 379         env->VF = (val << 3) & 0x80000000;
 380     }
 381     if (mask & CPSR_Q)
 382         env->QF = ((val & CPSR_Q) != 0);
 383     if (mask & CPSR_T)
 384         env->thumb = ((val & CPSR_T) != 0);
 385     if (mask & CPSR_IT_0_1) {
 386         env->condexec_bits &= ~3;
 387         env->condexec_bits |= (val >> 25) & 3;
 388     }
 389     if (mask & CPSR_IT_2_7) {
 390         env->condexec_bits &= 3;
 391         env->condexec_bits |= (val >> 8) & 0xfc;
 392     }
 393     if (mask & CPSR_GE) {
 394         env->GE = (val >> 16) & 0xf;
 395     }
 396
 397     if ((env->uncached_cpsr ^ val) & mask & CPSR_M) {
 398         switch_mode(env, val & CPSR_M);
 399     }
 400     mask &= ~CACHED_CPSR_BITS;
 401     env->uncached_cpsr = (env->uncached_cpsr & ~mask) | (val & mask);
 402 }
 403
 404 /* Sign/zero extend */
 405 uint32_t HELPER(sxtb16)(uint32_t x)
 406 {
 407     uint32_t res;
 408     res = (uint16_t)(int8_t)x;
 409     res |= (uint32_t)(int8_t)(x >> 16) << 16;
 410     return res;
 411 }
 412
 413 uint32_t HELPER(uxtb16)(uint32_t x)
 414 {
 415     uint32_t res;
 416     res = (uint16_t)(uint8_t)x;
 417     res |= (uint32_t)(uint8_t)(x >> 16) << 16;
 418     return res;
 419 }
 420
 421 uint32_t HELPER(clz)(uint32_t x)
 422 {
 423     int count;
 424     for (count = 32; x; count--)
 425         x >>= 1;
 426     return count;
 427 }
 428
 429 int32_t HELPER(sdiv)(int32_t num, int32_t den)
 430 {
 431     if (den == 0)
 432       return 0;
 433     return num / den;
 434 }
 435
 436 uint32_t HELPER(udiv)(uint32_t num, uint32_t den)
 437 {
 438     if (den == 0)
 439       return 0;
 440     return num / den;
 441 }
 442
 443 uint32_t HELPER(rbit)(uint32_t x)
 444 {
 445     x =  ((x & 0xff000000) >> 24)
 446        | ((x & 0x00ff0000) >> 8)
 447        | ((x & 0x0000ff00) << 8)
 448        | ((x & 0x000000ff) << 24);
 449     x =  ((x & 0xf0f0f0f0) >> 4)
 450        | ((x & 0x0f0f0f0f) << 4);
 451     x =  ((x & 0x88888888) >> 3)
 452        | ((x & 0x44444444) >> 1)
 453        | ((x & 0x22222222) << 1)
 454        | ((x & 0x11111111) << 3);
 455     return x;
 456 }
 457
 458 uint32_t HELPER(abs)(uint32_t x)
 459 {
 460     return ((int32_t)x < 0) ? -x : x;
 461 }
 462
 463 #if defined(CONFIG_USER_ONLY)
 464
 465 void do_interrupt (CPUState *env)
 466 {
 467     env->exception_index = -1;
 468 }
 469
 470 /* Structure used to record exclusive memory locations.  */
 471 typedef struct mmon_state {
 472     struct mmon_state *next;
 473     CPUARMState *cpu_env;
 474     uint32_t addr;
 475 } mmon_state;
 476
 477 /* Chain of current locks.  */
 478 static mmon_state* mmon_head = NULL;
 479
 480 int cpu_arm_handle_mmu_fault (CPUState *env, target_ulong address, int rw,
 481                               int mmu_idx, int is_softmmu)
 482 {
 483     if (rw == 2) {
 484         env->exception_index = EXCP_PREFETCH_ABORT;
 485         env->cp15.c6_insn = address;
 486     } else {
 487         env->exception_index = EXCP_DATA_ABORT;
 488         env->cp15.c6_data = address;
 489     }
 490     return 1;
 491 }
 492
 493 static void allocate_mmon_state(CPUState *env)
 494 {
 495     env->mmon_entry = malloc(sizeof (mmon_state));
 496     memset (env->mmon_entry, 0, sizeof (mmon_state));
 497     env->mmon_entry->cpu_env = env;
 498     mmon_head = env->mmon_entry;
 499 }
 500
 501 /* Flush any monitor locks for the specified address.  */
 502 static void flush_mmon(uint32_t addr)
 503 {
 504     mmon_state *mon;
 505
 506     for (mon = mmon_head; mon; mon = mon->next)
 507       {
 508         if (mon->addr != addr)
 509           continue;
 510
 511         mon->addr = 0;
 512         break;
 513       }
 514 }
 515
 516 /* Mark an address for exclusive access.  */
 517 void HELPER(mark_exclusive)(CPUState *env, uint32_t addr)
 518 {
 519     if (!env->mmon_entry)
 520         allocate_mmon_state(env);
 521     /* Clear any previous locks.  */
 522     flush_mmon(addr);
 523     env->mmon_entry->addr = addr;
 524 }
 525
 526 /* Test if an exclusive address is still exclusive.  Returns zero
 527    if the address is still exclusive.   */
 528 uint32_t HELPER(test_exclusive)(CPUState *env, uint32_t addr)
 529 {
 530     int res;
 531
 532     if (!env->mmon_entry)
 533         return 1;
 534     if (env->mmon_entry->addr == addr)
 535         res = 0;
 536     else
 537         res = 1;
 538     flush_mmon(addr);
 539     return res;
 540 }
 541
 542 void HELPER(clrex)(CPUState *env)
 543 {
 544     if (!(env->mmon_entry && env->mmon_entry->addr))
 545         return;
 546     flush_mmon(env->mmon_entry->addr);
 547 }
 548
 549 target_phys_addr_t cpu_get_phys_page_debug(CPUState *env, target_ulong addr)
 550 {
 551     return addr;
 552 }
 553
 554 /* These should probably raise undefined insn exceptions.  */
 555 void HELPER(set_cp)(CPUState *env, uint32_t insn, uint32_t val)
 556 {
 557     int op1 = (insn >> 8) & 0xf;
 558     cpu_abort(env, "cp%i insn %08x\n", op1, insn);
 559     return;
 560 }
 561
 562 uint32_t HELPER(get_cp)(CPUState *env, uint32_t insn)
 563 {
 564     int op1 = (insn >> 8) & 0xf;
 565     cpu_abort(env, "cp%i insn %08x\n", op1, insn);
 566     return 0;
 567 }
 568
 569 void HELPER(set_cp15)(CPUState *env, uint32_t insn, uint32_t val)
 570 {
 571     cpu_abort(env, "cp15 insn %08x\n", insn);
 572 }
 573
 574 uint32_t HELPER(get_cp15)(CPUState *env, uint32_t insn)
 575 {
 576     cpu_abort(env, "cp15 insn %08x\n", insn);
 577     return 0;
 578 }
 579
 580 /* These should probably raise undefined insn exceptions.  */
 581 void HELPER(v7m_msr)(CPUState *env, uint32_t reg, uint32_t val)
 582 {
 583     cpu_abort(env, "v7m_mrs %d\n", reg);
 584 }
 585
 586 uint32_t HELPER(v7m_mrs)(CPUState *env, uint32_t reg)
 587 {
 588     cpu_abort(env, "v7m_mrs %d\n", reg);
 589     return 0;
 590 }
 591
 592 void switch_mode(CPUState *env, int mode)
 593 {
 594     if (mode != ARM_CPU_MODE_USR)
 595         cpu_abort(env, "Tried to switch out of user mode\n");
 596 }
 597
 598 void HELPER(set_r13_banked)(CPUState *env, uint32_t mode, uint32_t val)
 599 {
 600     cpu_abort(env, "banked r13 write\n");
 601 }
 602
 603 uint32_t HELPER(get_r13_banked)(CPUState *env, uint32_t mode)
 604 {
 605     cpu_abort(env, "banked r13 read\n");
 606     return 0;
 607 }
 608
 609 #else
 610
 611 extern int semihosting_enabled;
 612
 613 /* Map CPU modes onto saved register banks.  */
 614 static inline int bank_number (int mode)
 615 {
 616     switch (mode) {
 617     case ARM_CPU_MODE_USR:
 618     case ARM_CPU_MODE_SYS:
 619         return 0;
 620     case ARM_CPU_MODE_SVC:
 621         return 1;
 622     case ARM_CPU_MODE_ABT:
 623         return 2;
 624     case ARM_CPU_MODE_UND:
 625         return 3;
 626     case ARM_CPU_MODE_IRQ:
 627         return 4;
 628     case ARM_CPU_MODE_FIQ:
 629         return 5;
 630     }
 631     cpu_abort(cpu_single_env, "Bad mode %x\n", mode);
 632     return -1;
 633 }
 634
 635 void switch_mode(CPUState *env, int mode)
 636 {
 637     int old_mode;
 638     int i;
 639
 640     old_mode = env->uncached_cpsr & CPSR_M;
 641     if (mode == old_mode)
 642         return;
 643
 644     if (old_mode == ARM_CPU_MODE_FIQ) {
 645         memcpy (env->fiq_regs, env->regs + 8, 5 * sizeof(uint32_t));
 646         memcpy (env->regs + 8, env->usr_regs, 5 * sizeof(uint32_t));
 647     } else if (mode == ARM_CPU_MODE_FIQ) {
 648         memcpy (env->usr_regs, env->regs + 8, 5 * sizeof(uint32_t));
 649         memcpy (env->regs + 8, env->fiq_regs, 5 * sizeof(uint32_t));
 650     }
 651
 652     i = bank_number(old_mode);
 653     env->banked_r13[i] = env->regs[13];
 654     env->banked_r14[i] = env->regs[14];
 655     env->banked_spsr[i] = env->spsr;
 656
 657     i = bank_number(mode);
 658     env->regs[13] = env->banked_r13[i];
 659     env->regs[14] = env->banked_r14[i];
 660     env->spsr = env->banked_spsr[i];
 661 }
 662
 663 static void v7m_push(CPUARMState *env, uint32_t val)
 664 {
 665     env->regs[13] -= 4;
 666     stl_phys(env->regs[13], val);
 667 }
 668
 669 static uint32_t v7m_pop(CPUARMState *env)
 670 {
 671     uint32_t val;
 672     val = ldl_phys(env->regs[13]);
 673     env->regs[13] += 4;
 674     return val;
 675 }
 676
 677 /* Switch to V7M main or process stack pointer.  */
 678 static void switch_v7m_sp(CPUARMState *env, int process)
 679 {
 680     uint32_t tmp;
 681     if (env->v7m.current_sp != process) {
 682         tmp = env->v7m.other_sp;
 683         env->v7m.other_sp = env->regs[13];
 684         env->regs[13] = tmp;
 685         env->v7m.current_sp = process;
 686     }
 687 }
 688
 689 static void do_v7m_exception_exit(CPUARMState *env)
 690 {
 691     uint32_t type;
 692     uint32_t xpsr;
 693
 694     type = env->regs[15];
 695     if (env->v7m.exception != 0)
 696         armv7m_nvic_complete_irq(env->v7m.nvic, env->v7m.exception);
 697
 698     /* Switch to the target stack.  */
 699     switch_v7m_sp(env, (type & 4) != 0);
 700     /* Pop registers.  */
 701     env->regs[0] = v7m_pop(env);
 702     env->regs[1] = v7m_pop(env);
 703     env->regs[2] = v7m_pop(env);
 704     env->regs[3] = v7m_pop(env);
 705     env->regs[12] = v7m_pop(env);
 706     env->regs[14] = v7m_pop(env);
 707     env->regs[15] = v7m_pop(env);
 708     xpsr = v7m_pop(env);
 709     xpsr_write(env, xpsr, 0xfffffdff);
 710     /* Undo stack alignment.  */
 711     if (xpsr & 0x200)
 712         env->regs[13] |= 4;
 713     /* ??? The exception return type specifies Thread/Handler mode.  However
 714        this is also implied by the xPSR value. Not sure what to do
 715        if there is a mismatch.  */
 716     /* ??? Likewise for mismatches between the CONTROL register and the stack
 717        pointer.  */
 718 }
 719
 720 static void do_interrupt_v7m(CPUARMState *env)
 721 {
 722     uint32_t xpsr = xpsr_read(env);
 723     uint32_t lr;
 724     uint32_t addr;
 725
 726     lr = 0xfffffff1;
 727     if (env->v7m.current_sp)
 728         lr |= 4;
 729     if (env->v7m.exception == 0)
 730         lr |= 8;
 731
 732     /* For exceptions we just mark as pending on the NVIC, and let that
 733        handle it.  */
 734     /* TODO: Need to escalate if the current priority is higher than the
 735        one we're raising.  */
 736     switch (env->exception_index) {
 737     case EXCP_UDEF:
 738         armv7m_nvic_set_pending(env->v7m.nvic, ARMV7M_EXCP_USAGE);
 739         return;
 740     case EXCP_SWI:
 741         env->regs[15] += 2;
 742         armv7m_nvic_set_pending(env->v7m.nvic, ARMV7M_EXCP_SVC);
 743         return;
 744     case EXCP_PREFETCH_ABORT:
 745     case EXCP_DATA_ABORT:
 746         armv7m_nvic_set_pending(env->v7m.nvic, ARMV7M_EXCP_MEM);
 747         return;
 748     case EXCP_BKPT:
 749         if (semihosting_enabled) {
 750             int nr;
 751             nr = lduw_code(env->regs[15]) & 0xff;
 752             if (nr == 0xab) {
 753                 env->regs[15] += 2;
 754                 env->regs[0] = do_arm_semihosting(env);
 755                 return;
 756             }
 757         }
 758         armv7m_nvic_set_pending(env->v7m.nvic, ARMV7M_EXCP_DEBUG);
 759         return;
 760     case EXCP_IRQ:
 761         env->v7m.exception = armv7m_nvic_acknowledge_irq(env->v7m.nvic);
 762         break;
 763     case EXCP_EXCEPTION_EXIT:
 764         do_v7m_exception_exit(env);
 765         return;
 766     default:
 767         cpu_abort(env, "Unhandled exception 0x%x\n", env->exception_index);
 768         return; /* Never happens.  Keep compiler happy.  */
 769     }
 770
 771     /* Align stack pointer.  */
 772     /* ??? Should only do this if Configuration Control Register
 773        STACKALIGN bit is set.  */
 774     if (env->regs[13] & 4) {
 775         env->regs[13] -= 4;
 776         xpsr |= 0x200;
 777     }
 778     /* Switch to the handler mode.  */
 779     v7m_push(env, xpsr);
 780     v7m_push(env, env->regs[15]);
 781     v7m_push(env, env->regs[14]);
 782     v7m_push(env, env->regs[12]);
 783     v7m_push(env, env->regs[3]);
 784     v7m_push(env, env->regs[2]);
 785     v7m_push(env, env->regs[1]);
 786     v7m_push(env, env->regs[0]);
 787     switch_v7m_sp(env, 0);
 788     env->uncached_cpsr &= ~CPSR_IT;
 789     env->regs[14] = lr;
 790     addr = ldl_phys(env->v7m.vecbase + env->v7m.exception * 4);
 791     env->regs[15] = addr & 0xfffffffe;
 792     env->thumb = addr & 1;
 793 }
 794
 795 /* Handle a CPU exception.  */
 796 void do_interrupt(CPUARMState *env)
 797 {
 798     uint32_t addr;
 799     uint32_t mask;
 800     int new_mode;
 801     uint32_t offset;
 802
 803     if (IS_M(env)) {
 804         do_interrupt_v7m(env);
 805         return;
 806     }
 807     /* TODO: Vectored interrupt controller.  */
 808     switch (env->exception_index) {
 809     case EXCP_UDEF:
 810         new_mode = ARM_CPU_MODE_UND;
 811         addr = 0x04;
 812         mask = CPSR_I;
 813         if (env->thumb)
 814             offset = 2;
 815         else
 816             offset = 4;
 817         break;
 818     case EXCP_SWI:
 819         if (semihosting_enabled) {
 820             /* Check for semihosting interrupt.  */
 821             if (env->thumb) {
 822                 mask = lduw_code(env->regs[15] - 2) & 0xff;
 823             } else {
 824                 mask = ldl_code(env->regs[15] - 4) & 0xffffff;
 825             }
 826             /* Only intercept calls from privileged modes, to provide some
 827                semblance of security.  */
 828             if (((mask == 0x123456 && !env->thumb)
 829                     || (mask == 0xab && env->thumb))
 830                   && (env->uncached_cpsr & CPSR_M) != ARM_CPU_MODE_USR) {
 831                 env->regs[0] = do_arm_semihosting(env);
 832                 return;
 833             }
 834         }
 835         new_mode = ARM_CPU_MODE_SVC;
 836         addr = 0x08;
 837         mask = CPSR_I;
 838         /* The PC already points to the next instruction.  */
 839         offset = 0;
 840         break;
 841     case EXCP_BKPT:
 842         /* See if this is a semihosting syscall.  */
 843         if (env->thumb && semihosting_enabled) {
 844             mask = lduw_code(env->regs[15]) & 0xff;
 845             if (mask == 0xab
 846                   && (env->uncached_cpsr & CPSR_M) != ARM_CPU_MODE_USR) {
 847                 env->regs[15] += 2;
 848                 env->regs[0] = do_arm_semihosting(env);
 849                 return;
 850             }
 851         }
 852         /* Fall through to prefetch abort.  */
 853     case EXCP_PREFETCH_ABORT:
 854         new_mode = ARM_CPU_MODE_ABT;
 855         addr = 0x0c;
 856         mask = CPSR_A | CPSR_I;
 857         offset = 4;
 858         break;
 859     case EXCP_DATA_ABORT:
 860         new_mode = ARM_CPU_MODE_ABT;
 861         addr = 0x10;
 862         mask = CPSR_A | CPSR_I;
 863         offset = 8;
 864         break;
 865     case EXCP_IRQ:
 866         new_mode = ARM_CPU_MODE_IRQ;
 867         addr = 0x18;
 868         /* Disable IRQ and imprecise data aborts.  */
 869         mask = CPSR_A | CPSR_I;
 870         offset = 4;
 871         break;
 872     case EXCP_FIQ:
 873         new_mode = ARM_CPU_MODE_FIQ;
 874         addr = 0x1c;
 875         /* Disable FIQ, IRQ and imprecise data aborts.  */
 876         mask = CPSR_A | CPSR_I | CPSR_F;
 877         offset = 4;
 878         break;
 879     default:
 880         cpu_abort(env, "Unhandled exception 0x%x\n", env->exception_index);
 881         return; /* Never happens.  Keep compiler happy.  */
 882     }
 883     /* High vectors.  */
 884     if (env->cp15.c1_sys & (1 << 13)) {
 885         addr += 0xffff0000;
 886     }
 887     switch_mode (env, new_mode);
 888     env->spsr = cpsr_read(env);
 889     /* Clear IT bits.  */
 890     env->condexec_bits = 0;
 891     /* Switch to the new mode, and switch to Arm mode.  */
 892     /* ??? Thumb interrupt handlers not implemented.  */
 893     env->uncached_cpsr = (env->uncached_cpsr & ~CPSR_M) | new_mode;
 894     env->uncached_cpsr |= mask;
 895     env->thumb = 0;
 896     env->regs[14] = env->regs[15] + offset;
 897     env->regs[15] = addr;
 898     env->interrupt_request |= CPU_INTERRUPT_EXITTB;
 899 }
 900
 901 /* Check section/page access permissions.
 902    Returns the page protection flags, or zero if the access is not
 903    permitted.  */
 904 static inline int check_ap(CPUState *env, int ap, int domain, int access_type,
 905                            int is_user)
 906 {
 907   int prot_ro;
 908
 909   if (domain == 3)
 910     return PAGE_READ | PAGE_WRITE;
 911
 912   if (access_type == 1)
 913       prot_ro = 0;
 914   else
 915       prot_ro = PAGE_READ;
 916
 917   switch (ap) {
 918   case 0:
 919       if (access_type == 1)
 920           return 0;
 921       switch ((env->cp15.c1_sys >> 8) & 3) {
 922       case 1:
 923           return is_user ? 0 : PAGE_READ;
 924       case 2:
 925           return PAGE_READ;
 926       default:
 927           return 0;
 928       }
 929   case 1:
 930       return is_user ? 0 : PAGE_READ | PAGE_WRITE;
 931   case 2:
 932       if (is_user)
 933           return prot_ro;
 934       else
 935           return PAGE_READ | PAGE_WRITE;
 936   case 3:
 937       return PAGE_READ | PAGE_WRITE;
 938   case 4: /* Reserved.  */
 939       return 0;
 940   case 5:
 941       return is_user ? 0 : prot_ro;
 942   case 6:
 943       return prot_ro;
 944   case 7:
 945       if (!arm_feature (env, ARM_FEATURE_V7))
 946           return 0;
 947       return prot_ro;
 948   default:
 949       abort();
 950   }
 951 }
 952
 953 static uint32_t get_level1_table_address(CPUState *env, uint32_t address)
 954 {
 955     uint32_t table;
 956
 957     if (address & env->cp15.c2_mask)
 958         table = env->cp15.c2_base1 & 0xffffc000;
 959     else
 960         table = env->cp15.c2_base0 & env->cp15.c2_base_mask;
 961
 962     table |= (address >> 18) & 0x3ffc;
 963     return table;
 964 }
 965
 966 static int get_phys_addr_v5(CPUState *env, uint32_t address, int access_type,
 967                             int is_user, uint32_t *phys_ptr, int *prot)
 968 {
 969     int code;
 970     uint32_t table;
 971     uint32_t desc;
 972     int type;
 973     int ap;
 974     int domain;
 975     uint32_t phys_addr;
 976
 977     /* Pagetable walk.  */
 978     /* Lookup l1 descriptor.  */
 979     table = get_level1_table_address(env, address);
 980     desc = ldl_phys(table);
 981     type = (desc & 3);
 982     domain = (env->cp15.c3 >> ((desc >> 4) & 0x1e)) & 3;
 983     if (type == 0) {
 984         /* Section translation fault.  */
 985         code = 5;
 986         goto do_fault;
 987     }
 988     if (domain == 0 || domain == 2) {
 989         if (type == 2)
 990             code = 9; /* Section domain fault.  */
 991         else
 992             code = 11; /* Page domain fault.  */
 993         goto do_fault;
 994     }
 995     if (type == 2) {
 996         /* 1Mb section.  */
 997         phys_addr = (desc & 0xfff00000) | (address & 0x000fffff);
 998         ap = (desc >> 10) & 3;
 999         code = 13;
1000     } else {
1001         /* Lookup l2 entry.  */
1002         if (type == 1) {
1003             /* Coarse pagetable.  */
1004             table = (desc & 0xfffffc00) | ((address >> 10) & 0x3fc);
1005         } else {
1006             /* Fine pagetable.  */
1007             table = (desc & 0xfffff000) | ((address >> 8) & 0xffc);
1008         }
1009         desc = ldl_phys(table);
1010         switch (desc & 3) {
1011         case 0: /* Page translation fault.  */
1012             code = 7;
1013             goto do_fault;
1014         case 1: /* 64k page.  */
1015             phys_addr = (desc & 0xffff0000) | (address & 0xffff);
1016             ap = (desc >> (4 + ((address >> 13) & 6))) & 3;
1017             break;
1018         case 2: /* 4k page.  */
1019             phys_addr = (desc & 0xfffff000) | (address & 0xfff);
1020             ap = (desc >> (4 + ((address >> 13) & 6))) & 3;
1021             break;
1022         case 3: /* 1k page.  */
1023             if (type == 1) {
1024                 if (arm_feature(env, ARM_FEATURE_XSCALE)) {
1025                     phys_addr = (desc & 0xfffff000) | (address & 0xfff);
1026                 } else {
1027                     /* Page translation fault.  */
1028                     code = 7;
1029                     goto do_fault;
1030                 }
1031             } else {
1032                 phys_addr = (desc & 0xfffffc00) | (address & 0x3ff);
1033             }
1034             ap = (desc >> 4) & 3;
1035             break;
1036         default:
1037             /* Never happens, but compiler isn't smart enough to tell.  */
1038             abort();
1039         }
1040         code = 15;
1041     }
1042     *prot = check_ap(env, ap, domain, access_type, is_user);
1043     if (!*prot) {
1044         /* Access permission fault.  */
1045         goto do_fault;
1046     }
1047     *phys_ptr = phys_addr;
1048     return 0;
1049 do_fault:
1050     return code | (domain << 4);
1051 }
1052
1053 static int get_phys_addr_v6(CPUState *env, uint32_t address, int access_type,
1054                             int is_user, uint32_t *phys_ptr, int *prot)
1055 {
1056     int code;
1057     uint32_t table;
1058     uint32_t desc;
1059     uint32_t xn;
1060     int type;
1061     int ap;
1062     int domain;
1063     uint32_t phys_addr;
1064
1065     /* Pagetable walk.  */
1066     /* Lookup l1 descriptor.  */
1067     table = get_level1_table_address(env, address);
1068     desc = ldl_phys(table);
1069     type = (desc & 3);
1070     if (type == 0) {
1071         /* Section translation fault.  */
1072         code = 5;
1073         domain = 0;
1074         goto do_fault;
1075     } else if (type == 2 && (desc & (1 << 18))) {
1076         /* Supersection.  */
1077         domain = 0;
1078     } else {
1079         /* Section or page.  */
1080         domain = (desc >> 4) & 0x1e;
1081     }
1082     domain = (env->cp15.c3 >> domain) & 3;
1083     if (domain == 0 || domain == 2) {
1084         if (type == 2)
1085             code = 9; /* Section domain fault.  */
1086         else
1087             code = 11; /* Page domain fault.  */
1088         goto do_fault;
1089     }
1090     if (type == 2) {
1091         if (desc & (1 << 18)) {
1092             /* Supersection.  */
1093             phys_addr = (desc & 0xff000000) | (address & 0x00ffffff);
1094         } else {
1095             /* Section.  */
1096             phys_addr = (desc & 0xfff00000) | (address & 0x000fffff);
1097         }
1098         ap = ((desc >> 10) & 3) | ((desc >> 13) & 4);
1099         xn = desc & (1 << 4);
1100         code = 13;
1101     } else {
1102         /* Lookup l2 entry.  */
1103         table = (desc & 0xfffffc00) | ((address >> 10) & 0x3fc);
1104         desc = ldl_phys(table);
1105         ap = ((desc >> 4) & 3) | ((desc >> 7) & 4);
1106         switch (desc & 3) {
1107         case 0: /* Page translation fault.  */
1108             code = 7;
1109             goto do_fault;
1110         case 1: /* 64k page.  */
1111             phys_addr = (desc & 0xffff0000) | (address & 0xffff);
1112             xn = desc & (1 << 15);
1113             break;
1114         case 2: case 3: /* 4k page.  */
1115             phys_addr = (desc & 0xfffff000) | (address & 0xfff);
1116             xn = desc & 1;
1117             break;
1118         default:
1119             /* Never happens, but compiler isn't smart enough to tell.  */
1120             abort();
1121         }
1122         code = 15;
1123     }
1124     if (xn && access_type == 2)
1125         goto do_fault;
1126
1127     /* The simplified model uses AP[0] as an access control bit.  */
1128     if ((env->cp15.c1_sys & (1 << 29)) && (ap & 1) == 0) {
1129         /* Access flag fault.  */
1130         code = (code == 15) ? 6 : 3;
1131         goto do_fault;
1132     }
1133     *prot = check_ap(env, ap, domain, access_type, is_user);
1134     if (!*prot) {
1135         /* Access permission fault.  */
1136         goto do_fault;
1137     }
1138     *phys_ptr = phys_addr;
1139     return 0;
1140 do_fault:
1141     return code | (domain << 4);
1142 }
1143
1144 static int get_phys_addr_mpu(CPUState *env, uint32_t address, int access_type,
1145                              int is_user, uint32_t *phys_ptr, int *prot)
1146 {
1147     int n;
1148     uint32_t mask;
1149     uint32_t base;
1150
1151     *phys_ptr = address;
1152     for (n = 7; n >= 0; n--) {
1153         base = env->cp15.c6_region[n];
1154         if ((base & 1) == 0)
1155             continue;
1156         mask = 1 << ((base >> 1) & 0x1f);
1157         /* Keep this shift separate from the above to avoid an
1158            (undefined) << 32.  */
1159         mask = (mask << 1) - 1;
1160         if (((base ^ address) & ~mask) == 0)
1161             break;
1162     }
1163     if (n < 0)
1164         return 2;
1165
1166     if (access_type == 2) {
1167         mask = env->cp15.c5_insn;
1168     } else {
1169         mask = env->cp15.c5_data;
1170     }
1171     mask = (mask >> (n * 4)) & 0xf;
1172     switch (mask) {
1173     case 0:
1174         return 1;
1175     case 1:
1176         if (is_user)
1177           return 1;
1178         *prot = PAGE_READ | PAGE_WRITE;
1179         break;
1180     case 2:
1181         *prot = PAGE_READ;
1182         if (!is_user)
1183             *prot |= PAGE_WRITE;
1184         break;
1185     case 3:
1186         *prot = PAGE_READ | PAGE_WRITE;
1187         break;
1188     case 5:
1189         if (is_user)
1190             return 1;
1191         *prot = PAGE_READ;
1192         break;
1193     case 6:
1194         *prot = PAGE_READ;
1195         break;
1196     default:
1197         /* Bad permission.  */
1198         return 1;
1199     }
1200     return 0;
1201 }
1202
1203 static inline int get_phys_addr(CPUState *env, uint32_t address,
1204                                 int access_type, int is_user,
1205                                 uint32_t *phys_ptr, int *prot)
1206 {
1207     /* Fast Context Switch Extension.  */
1208     if (address < 0x02000000)
1209         address += env->cp15.c13_fcse;
1210
1211     if ((env->cp15.c1_sys & 1) == 0) {
1212         /* MMU/MPU disabled.  */
1213         *phys_ptr = address;
1214         *prot = PAGE_READ | PAGE_WRITE;
1215         return 0;
1216     } else if (arm_feature(env, ARM_FEATURE_MPU)) {
1217         return get_phys_addr_mpu(env, address, access_type, is_user, phys_ptr,
1218                                  prot);
1219     } else if (env->cp15.c1_sys & (1 << 23)) {
1220         return get_phys_addr_v6(env, address, access_type, is_user, phys_ptr,
1221                                 prot);
1222     } else {
1223         return get_phys_addr_v5(env, address, access_type, is_user, phys_ptr,
1224                                 prot);
1225     }
1226 }
1227
1228 int cpu_arm_handle_mmu_fault (CPUState *env, target_ulong address,
1229                               int access_type, int mmu_idx, int is_softmmu)
1230 {
1231     uint32_t phys_addr;
1232     int prot;
1233     int ret, is_user;
1234
1235     is_user = mmu_idx == MMU_USER_IDX;
1236     ret = get_phys_addr(env, address, access_type, is_user, &phys_addr, &prot);
1237     if (ret == 0) {
1238         /* Map a single [sub]page.  */
1239         phys_addr &= ~(uint32_t)0x3ff;
1240         address &= ~(uint32_t)0x3ff;
1241         return tlb_set_page (env, address, phys_addr, prot, mmu_idx,
1242                              is_softmmu);
1243     }
1244
1245     if (access_type == 2) {
1246         env->cp15.c5_insn = ret;
1247         env->cp15.c6_insn = address;
1248         env->exception_index = EXCP_PREFETCH_ABORT;
1249     } else {
1250         env->cp15.c5_data = ret;
1251         if (access_type == 1 && arm_feature(env, ARM_FEATURE_V6))
1252             env->cp15.c5_data |= (1 << 11);
1253         env->cp15.c6_data = address;
1254         env->exception_index = EXCP_DATA_ABORT;
1255     }
1256     return 1;
1257 }
1258
1259 target_phys_addr_t cpu_get_phys_page_debug(CPUState *env, target_ulong addr)
1260 {
1261     uint32_t phys_addr;
1262     int prot;
1263     int ret;
1264
1265     ret = get_phys_addr(env, addr, 0, 0, &phys_addr, &prot);
1266
1267     if (ret != 0)
1268         return -1;
1269
1270     return phys_addr;
1271 }
1272
1273 /* Not really implemented.  Need to figure out a sane way of doing this.
1274    Maybe add generic watchpoint support and use that.  */
1275
1276 void HELPER(mark_exclusive)(CPUState *env, uint32_t addr)
1277 {
1278     env->mmon_addr = addr;
1279 }
1280
1281 uint32_t HELPER(test_exclusive)(CPUState *env, uint32_t addr)
1282 {
1283     return (env->mmon_addr != addr);
1284 }
1285
1286 void HELPER(clrex)(CPUState *env)
1287 {
1288     env->mmon_addr = -1;
1289 }
1290
1291 void HELPER(set_cp)(CPUState *env, uint32_t insn, uint32_t val)
1292 {
1293     int cp_num = (insn >> 8) & 0xf;
1294     int cp_info = (insn >> 5) & 7;
1295     int src = (insn >> 16) & 0xf;
1296     int operand = insn & 0xf;
1297
1298     if (env->cp[cp_num].cp_write)
1299         env->cp[cp_num].cp_write(env->cp[cp_num].opaque,
1300                                  cp_info, src, operand, val);
1301 }
1302
1303 uint32_t HELPER(get_cp)(CPUState *env, uint32_t insn)
1304 {
1305     int cp_num = (insn >> 8) & 0xf;
1306     int cp_info = (insn >> 5) & 7;
1307     int dest = (insn >> 16) & 0xf;
1308     int operand = insn & 0xf;
1309
1310     if (env->cp[cp_num].cp_read)
1311         return env->cp[cp_num].cp_read(env->cp[cp_num].opaque,
1312                                        cp_info, dest, operand);
1313     return 0;
1314 }
1315
1316 /* Return basic MPU access permission bits.  */
1317 static uint32_t simple_mpu_ap_bits(uint32_t val)
1318 {
1319     uint32_t ret;
1320     uint32_t mask;
1321     int i;
1322     ret = 0;
1323     mask = 3;
1324     for (i = 0; i < 16; i += 2) {
1325         ret |= (val >> i) & mask;
1326         mask <<= 2;
1327     }
1328     return ret;
1329 }
1330
1331 /* Pad basic MPU access permission bits to extended format.  */
1332 static uint32_t extended_mpu_ap_bits(uint32_t val)
1333 {
1334     uint32_t ret;
1335     uint32_t mask;
1336     int i;
1337     ret = 0;
1338     mask = 3;
1339     for (i = 0; i < 16; i += 2) {
1340         ret |= (val & mask) << i;
1341         mask <<= 2;
1342     }
1343     return ret;
1344 }
1345
1346 void HELPER(set_cp15)(CPUState *env, uint32_t insn, uint32_t val)
1347 {
1348     int op1;
1349     int op2;
1350     int crm;
1351
1352     op1 = (insn >> 21) & 7;
1353     op2 = (insn >> 5) & 7;
1354     crm = insn & 0xf;
1355     switch ((insn >> 16) & 0xf) {
1356     case 0:
1357         /* ID codes.  */
1358         if (arm_feature(env, ARM_FEATURE_XSCALE))
1359             break;
1360         if (arm_feature(env, ARM_FEATURE_OMAPCP))
1361             break;
1362         if (arm_feature(env, ARM_FEATURE_V7)
1363                 && op1 == 2 && crm == 0 && op2 == 0) {
1364             env->cp15.c0_cssel = val & 0xf;
1365             break;
1366         }
1367         goto bad_reg;
1368     case 1: /* System configuration.  */
1369         switch (crm) {
1370         case 0:
1371             if (arm_feature(env, ARM_FEATURE_OMAPCP))
1372                 op2 = 0;
1373             switch (op2) {
1374             case 0:
1375                 if (!arm_feature(env, ARM_FEATURE_XSCALE))
1376                     env->cp15.c1_sys = val;
1377                 /* ??? Lots of these bits are not implemented.  */
1378                 /* This may enable/disable the MMU, so do a TLB flush.  */
1379                 tlb_flush(env, 1);
1380                 break;
1381             case 1: /* Auxiliary cotrol register.  */
1382                 if (arm_feature(env, ARM_FEATURE_XSCALE)) {
1383                     env->cp15.c1_xscaleauxcr = val;
1384                     break;
1385                 }
1386                 /* Not implemented.  */
1387                 break;
1388             case 2:
1389                 if (arm_feature(env, ARM_FEATURE_XSCALE))
1390                     goto bad_reg;
1391                 if (env->cp15.c1_coproc != val) {
1392                     env->cp15.c1_coproc = val;
1393                     /* ??? Is this safe when called from within a TB?  */
1394                     tb_flush(env);
1395                 }
1396                 break;
1397             default:
1398                 goto bad_reg;
1399             }
1400             break;
1401         case 1:
1402             if (!arm_feature(env, ARM_FEATURE_TRUSTZONE)
1403                 || (env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_USR)
1404                 goto bad_reg;
1405             switch (op2) {
1406             case 0: /* Secure configuration register. */
1407                 if (env->cp15.c1_secfg & 1)
1408                     goto bad_reg;
1409                 env->cp15.c1_secfg = val;
1410                 break;
1411             case 1: /* Secure debug enable register. */
1412                 if (env->cp15.c1_secfg & 1)
1413                     goto bad_reg;
1414                 env->cp15.c1_sedbg = val;
1415                 break;
1416             case 2: /* Nonsecure access control register. */
1417                 if (env->cp15.c1_secfg & 1)
1418                     goto bad_reg;
1419                 env->cp15.c1_nseac = val;
1420                 break;
1421             default:
1422                 goto bad_reg;
1423             }
1424             break;
1425         default:
1426             goto bad_reg;
1427         }
1428         break;
1429     case 2: /* MMU Page table control / MPU cache control.  */
1430         if (arm_feature(env, ARM_FEATURE_MPU)) {
1431             switch (op2) {
1432             case 0:
1433                 env->cp15.c2_data = val;
1434                 break;
1435             case 1:
1436                 env->cp15.c2_insn = val;
1437                 break;
1438             default:
1439                 goto bad_reg;
1440             }
1441         } else {
1442             switch (op2) {
1443             case 0:
1444                 env->cp15.c2_base0 = val;
1445                 break;
1446             case 1:
1447                 env->cp15.c2_base1 = val;
1448                 break;
1449             case 2:
1450                 val &= 7;
1451                 env->cp15.c2_control = val;
1452                 env->cp15.c2_mask = ~(((uint32_t)0xffffffffu) >> val);
1453                 env->cp15.c2_base_mask = ~((uint32_t)0x3fffu >> val);
1454                 break;
1455             default:
1456                 goto bad_reg;
1457             }
1458         }
1459         break;
1460     case 3: /* MMU Domain access control / MPU write buffer control.  */
1461         env->cp15.c3 = val;
1462         tlb_flush(env, 1); /* Flush TLB as domain not tracked in TLB */
1463         break;
1464     case 4: /* Reserved.  */
1465         goto bad_reg;
1466     case 5: /* MMU Fault status / MPU access permission.  */
1467         if (arm_feature(env, ARM_FEATURE_OMAPCP))
1468             op2 = 0;
1469         switch (op2) {
1470         case 0:
1471             if (arm_feature(env, ARM_FEATURE_MPU))
1472                 val = extended_mpu_ap_bits(val);
1473             env->cp15.c5_data = val;
1474             break;
1475         case 1:
1476             if (arm_feature(env, ARM_FEATURE_MPU))
1477                 val = extended_mpu_ap_bits(val);
1478             env->cp15.c5_insn = val;
1479             break;
1480         case 2:
1481             if (!arm_feature(env, ARM_FEATURE_MPU))
1482                 goto bad_reg;
1483             env->cp15.c5_data = val;
1484             break;
1485         case 3:
1486             if (!arm_feature(env, ARM_FEATURE_MPU))
1487                 goto bad_reg;
1488             env->cp15.c5_insn = val;
1489             break;
1490         default:
1491             goto bad_reg;
1492         }
1493         break;
1494     case 6: /* MMU Fault address / MPU base/size.  */
1495         if (arm_feature(env, ARM_FEATURE_MPU)) {
1496             if (crm >= 8)
1497                 goto bad_reg;
1498             env->cp15.c6_region[crm] = val;
1499         } else {
1500             if (arm_feature(env, ARM_FEATURE_OMAPCP))
1501                 op2 = 0;
1502             switch (op2) {
1503             case 0:
1504                 env->cp15.c6_data = val;
1505                 break;
1506             case 1: /* ??? This is WFAR on armv6 */
1507             case 2:
1508                 env->cp15.c6_insn = val;
1509                 break;
1510             default:
1511                 goto bad_reg;
1512             }
1513         }
1514         break;
1515     case 7: /* Cache control.  */
1516         env->cp15.c15_i_max = 0x000;
1517         env->cp15.c15_i_min = 0xff0;
1518         /* No cache, so nothing to do.  */
1519         /* ??? MPCore has VA to PA translation functions.  */
1520         break;
1521     case 8: /* MMU TLB control.  */
1522         switch (op2) {
1523         case 0: /* Invalidate all.  */
1524             tlb_flush(env, 0);
1525             break;
1526         case 1: /* Invalidate single TLB entry.  */
1527 #if 0
1528             /* ??? This is wrong for large pages and sections.  */
1529             /* As an ugly hack to make linux work we always flush a 4K
1530                pages.  */
1531             val &= 0xfffff000;
1532             tlb_flush_page(env, val);
1533             tlb_flush_page(env, val + 0x400);
1534             tlb_flush_page(env, val + 0x800);
1535             tlb_flush_page(env, val + 0xc00);
1536 #else
1537             tlb_flush(env, 1);
1538 #endif
1539             break;
1540         case 2: /* Invalidate on ASID.  */
1541             tlb_flush(env, val == 0);
1542             break;
1543         case 3: /* Invalidate single entry on MVA.  */
1544             /* ??? This is like case 1, but ignores ASID.  */
1545             tlb_flush(env, 1);
1546             break;
1547         default:
1548             goto bad_reg;
1549         }
1550         break;
1551     case 9:
1552         if (arm_feature(env, ARM_FEATURE_OMAPCP))
1553             break;
1554         switch (crm) {
1555         case 0: /* Cache lockdown.  */
1556             switch (op1) {
1557             case 0: /* L1 cache.  */
1558                 switch (op2) {
1559                 case 0:
1560                     env->cp15.c9_data = val;
1561                     break;
1562                 case 1:
1563                     env->cp15.c9_insn = val;
1564                     break;
1565                 default:
1566                     goto bad_reg;
1567                 }
1568                 break;
1569             case 1: /* L2 cache.  */
1570                 /* Ignore writes to L2 lockdown/auxiliary registers.  */
1571                 break;
1572             default:
1573                 goto bad_reg;
1574             }
1575             break;
1576         case 1: /* TCM memory region registers.  */
1577             /* Not implemented.  */
1578             goto bad_reg;
1579         default:
1580             goto bad_reg;
1581         }
1582         break;
1583     case 10: /* MMU TLB lockdown.  */
1584         /* ??? TLB lockdown not implemented.  */
1585         break;
1586     case 12: /* Reserved.  */
1587         goto bad_reg;
1588     case 13: /* Process ID.  */
1589         switch (op2) {
1590         case 0:
1591             /* Unlike real hardware the qemu TLB uses virtual addresses,
1592                not modified virtual addresses, so this causes a TLB flush.
1593              */
1594             if (env->cp15.c13_fcse != val)
1595               tlb_flush(env, 1);
1596             env->cp15.c13_fcse = val;
1597             break;
1598         case 1:
1599             /* This changes the ASID, so do a TLB flush.  */
1600             if (env->cp15.c13_context != val
1601                 && !arm_feature(env, ARM_FEATURE_MPU))
1602               tlb_flush(env, 0);
1603             env->cp15.c13_context = val;
1604             break;
1605         case 2:
1606             env->cp15.c13_tls1 = val;
1607             break;
1608         case 3:
1609             env->cp15.c13_tls2 = val;
1610             break;
1611         case 4:
1612             env->cp15.c13_tls3 = val;
1613             break;
1614         default:
1615             goto bad_reg;
1616         }
1617         break;
1618     case 14: /* Reserved.  */
1619         goto bad_reg;
1620     case 15: /* Implementation specific.  */
1621         if (arm_feature(env, ARM_FEATURE_XSCALE)) {
1622             if (op2 == 0 && crm == 1) {
1623                 if (env->cp15.c15_cpar != (val & 0x3fff)) {
1624                     /* Changes cp0 to cp13 behavior, so needs a TB flush.  */
1625                     tb_flush(env);
1626                     env->cp15.c15_cpar = val & 0x3fff;
1627                 }
1628                 break;
1629             }
1630             goto bad_reg;
1631         }
1632         if (arm_feature(env, ARM_FEATURE_OMAPCP)) {
1633             switch (crm) {
1634             case 0:
1635                 break;
1636             case 1: /* Set TI925T configuration.  */
1637                 env->cp15.c15_ticonfig = val & 0xe7;
1638                 env->cp15.c0_cpuid = (val & (1 << 5)) ? /* OS_TYPE bit */
1639                         ARM_CPUID_TI915T : ARM_CPUID_TI925T;
1640                 break;
1641             case 2: /* Set I_max.  */
1642                 env->cp15.c15_i_max = val;
1643                 break;
1644             case 3: /* Set I_min.  */
1645                 env->cp15.c15_i_min = val;
1646                 break;
1647             case 4: /* Set thread-ID.  */
1648                 env->cp15.c15_threadid = val & 0xffff;
1649                 break;
1650             case 8: /* Wait-for-interrupt (deprecated).  */
1651                 cpu_interrupt(env, CPU_INTERRUPT_HALT);
1652                 break;
1653             default:
1654                 goto bad_reg;
1655             }
1656         }
1657         break;
1658     }
1659     return;
1660 bad_reg:
1661     /* ??? For debugging only.  Should raise illegal instruction exception.  */
1662     cpu_abort(env, "Unimplemented cp15 register write (c%d, c%d, {%d, %d})\n",
1663               (insn >> 16) & 0xf, crm, op1, op2);
1664 }
1665
1666 uint32_t HELPER(get_cp15)(CPUState *env, uint32_t insn)
1667 {
1668     int op1;
1669     int op2;
1670     int crm;
1671
1672     op1 = (insn >> 21) & 7;
1673     op2 = (insn >> 5) & 7;
1674     crm = insn & 0xf;
1675     switch ((insn >> 16) & 0xf) {
1676     case 0: /* ID codes.  */
1677         switch (op1) {
1678         case 0:
1679             switch (crm) {
1680             case 0:
1681                 switch (op2) {
1682                 case 0: /* Device ID.  */
1683                     return env->cp15.c0_cpuid;
1684                 case 1: /* Cache Type.  */
1685                     return env->cp15.c0_cachetype;
1686                 case 2: /* TCM status.  */
1687                     return 0;
1688                 case 3: /* TLB type register.  */
1689                     return 0; /* No lockable TLB entries.  */
1690                 case 5: /* CPU ID */
1691                     return env->cpu_index;
1692                 default:
1693                     goto bad_reg;
1694                 }
1695             case 1:
1696                 if (!arm_feature(env, ARM_FEATURE_V6))
1697                     goto bad_reg;
1698                 return env->cp15.c0_c1[op2];
1699             case 2:
1700                 if (!arm_feature(env, ARM_FEATURE_V6))
1701                     goto bad_reg;
1702                 return env->cp15.c0_c2[op2];
1703             case 3: case 4: case 5: case 6: case 7:
1704                 return 0;
1705             default:
1706                 goto bad_reg;
1707             }
1708             break;
1709         case 1:
1710             /* These registers aren't documented on arm11 cores.  However
1711                Linux looks at them anyway.  */
1712             if (!arm_feature(env, ARM_FEATURE_V6))
1713                 goto bad_reg;
1714             if (crm != 0)
1715                 goto bad_reg;
1716             if (!arm_feature(env, ARM_FEATURE_V7))
1717                 return 0;
1718
1719             switch (op2) {
1720             case 0:
1721                 return env->cp15.c0_ccsid[env->cp15.c0_cssel];
1722             case 1:
1723                 return env->cp15.c0_clid;
1724             case 7:
1725                 return 0;
1726             }
1727             goto bad_reg;
1728         case 2:
1729             if (op2 != 0 || crm != 0)
1730                 goto bad_reg;
1731             return env->cp15.c0_cssel;
1732         default:
1733             goto bad_reg;
1734         }
1735         break;
1736     case 1: /* System configuration.  */
1737         switch (crm) {
1738         case 0:
1739             if (arm_feature(env, ARM_FEATURE_OMAPCP))
1740                 op2 = 0;
1741             switch (op2) {
1742             case 0: /* Control register.  */
1743                 return env->cp15.c1_sys;
1744             case 1: /* Auxiliary control register.  */
1745                 if (arm_feature(env, ARM_FEATURE_XSCALE))
1746                     return env->cp15.c1_xscaleauxcr;
1747                 if (!arm_feature(env, ARM_FEATURE_AUXCR))
1748                     goto bad_reg;
1749                 switch (ARM_CPUID(env)) {
1750                 case ARM_CPUID_ARM1026:
1751                     return 1;
1752                 case ARM_CPUID_ARM1136:
1753                 case ARM_CPUID_ARM1136_R2:
1754                     return 7;
1755                 case ARM_CPUID_ARM11MPCORE:
1756                     return 1;
1757                 case ARM_CPUID_CORTEXA8:
1758                 case ARM_CPUID_CORTEXA8_R2:
1759                     return 2;
1760                 default:
1761                     goto bad_reg;
1762                 }
1763                 break;
1764             case 2: /* Coprocessor access register.  */
1765                 if (arm_feature(env, ARM_FEATURE_XSCALE))
1766                     goto bad_reg;
1767                 return env->cp15.c1_coproc;
1768             default:
1769                 goto bad_reg;
1770             }
1771             break;
1772         case 1:
1773             if (!arm_feature(env, ARM_FEATURE_TRUSTZONE)
1774                 || (env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_USR)
1775                 goto bad_reg;
1776             switch (op2) {
1777             case 0: /* Secure configuration register. */
1778                 if (env->cp15.c1_secfg & 1)
1779                     goto bad_reg;
1780                 return env->cp15.c1_secfg;
1781             case 1: /* Secure debug enable register. */
1782                 if (env->cp15.c1_secfg & 1)
1783                     goto bad_reg;
1784                 return env->cp15.c1_sedbg;
1785             case 2: /* Nonsecure access control register. */
1786                 return env->cp15.c1_nseac;
1787             default:
1788                 goto bad_reg;
1789             }
1790             break;
1791         default:
1792             goto bad_reg;
1793         }
1794         break;
1795     case 2: /* MMU Page table control / MPU cache control.  */
1796         if (arm_feature(env, ARM_FEATURE_MPU)) {
1797             switch (op2) {
1798             case 0:
1799                 return env->cp15.c2_data;
1800                 break;
1801             case 1:
1802                 return env->cp15.c2_insn;
1803                 break;
1804             default:
1805                 goto bad_reg;
1806             }
1807         } else {
1808             switch (op2) {
1809             case 0:
1810                 return env->cp15.c2_base0;
1811             case 1:
1812                 return env->cp15.c2_base1;
1813             case 2:
1814                 return env->cp15.c2_control;
1815             default:
1816                 goto bad_reg;
1817             }
1818         }
1819     case 3: /* MMU Domain access control / MPU write buffer control.  */
1820         return env->cp15.c3;
1821     case 4: /* Reserved.  */
1822         goto bad_reg;
1823     case 5: /* MMU Fault status / MPU access permission.  */
1824         if (arm_feature(env, ARM_FEATURE_OMAPCP))
1825             op2 = 0;
1826         switch (op2) {
1827         case 0:
1828             if (arm_feature(env, ARM_FEATURE_MPU))
1829                 return simple_mpu_ap_bits(env->cp15.c5_data);
1830             return env->cp15.c5_data;
1831         case 1:
1832             if (arm_feature(env, ARM_FEATURE_MPU))
1833                 return simple_mpu_ap_bits(env->cp15.c5_data);
1834             return env->cp15.c5_insn;
1835         case 2:
1836             if (!arm_feature(env, ARM_FEATURE_MPU))
1837                 goto bad_reg;
1838             return env->cp15.c5_data;
1839         case 3:
1840             if (!arm_feature(env, ARM_FEATURE_MPU))
1841                 goto bad_reg;
1842             return env->cp15.c5_insn;
1843         default:
1844             goto bad_reg;
1845         }
1846     case 6: /* MMU Fault address.  */
1847         if (arm_feature(env, ARM_FEATURE_MPU)) {
1848             if (crm >= 8)
1849                 goto bad_reg;
1850             return env->cp15.c6_region[crm];
1851         } else {
1852             if (arm_feature(env, ARM_FEATURE_OMAPCP))
1853                 op2 = 0;
1854             switch (op2) {
1855             case 0:
1856                 return env->cp15.c6_data;
1857             case 1:
1858                 if (arm_feature(env, ARM_FEATURE_V6)) {
1859                     /* Watchpoint Fault Adrress.  */
1860                     return 0; /* Not implemented.  */
1861                 }
1862                 /* Instruction Fault Adrress.  */
1863                 /* Arm9 doesn't have an IFAR, but implementing it anyway
1864                    shouldn't do any harm.  */
1865                 return env->cp15.c6_insn;
1866             case 2:
1867                 if (arm_feature(env, ARM_FEATURE_V6)) {
1868                     /* Instruction Fault Adrress.  */
1869                     return env->cp15.c6_insn;
1870                 }
1871                 goto bad_reg;
1872             default:
1873                 goto bad_reg;
1874             }
1875         }
1876     case 7: /* Cache control.  */
1877         if (((insn >> 12) & 0xf) == 0xf) /* clear ZF only if destination is r15 */
1878             env->ZF = 0;
1879         return 0;
1880     case 8: /* MMU TLB control.  */
1881         goto bad_reg;
1882     case 9: /* Cache lockdown.  */
1883         switch (op1) {
1884         case 0: /* L1 cache.  */
1885             if (arm_feature(env, ARM_FEATURE_OMAPCP))
1886                 return 0;
1887             switch (op2) {
1888             case 0:
1889                 return env->cp15.c9_data;
1890             case 1:
1891                 return env->cp15.c9_insn;
1892             default:
1893                 goto bad_reg;
1894             }
1895         case 1: /* L2 cache */
1896             if (crm != 0)
1897                 goto bad_reg;
1898             /* L2 Lockdown and Auxiliary control.  */
1899             return 0;
1900         default:
1901             goto bad_reg;
1902         }
1903     case 10: /* MMU TLB lockdown.  */
1904         /* ??? TLB lockdown not implemented.  */
1905         return 0;
1906     case 11: /* TCM DMA control.  */
1907     case 12: /* Reserved.  */
1908         goto bad_reg;
1909     case 13: /* Process ID.  */
1910         switch (op2) {
1911         case 0:
1912             return env->cp15.c13_fcse;
1913         case 1:
1914             return env->cp15.c13_context;
1915         case 2:
1916             return env->cp15.c13_tls1;
1917         case 3:
1918             return env->cp15.c13_tls2;
1919         case 4:
1920             return env->cp15.c13_tls3;
1921         default:
1922             goto bad_reg;
1923         }
1924     case 14: /* Reserved.  */
1925         goto bad_reg;
1926     case 15: /* Implementation specific.  */
1927         if (arm_feature(env, ARM_FEATURE_XSCALE)) {
1928             if (op2 == 0 && crm == 1)
1929                 return env->cp15.c15_cpar;
1930
1931             goto bad_reg;
1932         }
1933         if (arm_feature(env, ARM_FEATURE_OMAPCP)) {
1934             switch (crm) {
1935             case 0:
1936                 return 0;
1937             case 1: /* Read TI925T configuration.  */
1938                 return env->cp15.c15_ticonfig;
1939             case 2: /* Read I_max.  */
1940                 return env->cp15.c15_i_max;
1941             case 3: /* Read I_min.  */
1942                 return env->cp15.c15_i_min;
1943             case 4: /* Read thread-ID.  */
1944                 return env->cp15.c15_threadid;
1945             case 8: /* TI925T_status */
1946                 return 0;
1947             }
1948             /* TODO: Peripheral port remap register:
1949              * On OMAP2 mcr p15, 0, rn, c15, c2, 4 sets up the interrupt
1950              * controller base address at $rn & ~0xfff and map size of
1951              * 0x200 << ($rn & 0xfff), when MMU is off.  */
1952             goto bad_reg;
1953         }
1954         return 0;
1955     }
1956 bad_reg:
1957     /* ??? For debugging only.  Should raise illegal instruction exception.  */
1958     cpu_abort(env, "Unimplemented cp15 register read (c%d, c%d, {%d, %d})\n",
1959               (insn >> 16) & 0xf, crm, op1, op2);
1960     return 0;
1961 }
1962
1963 void HELPER(set_r13_banked)(CPUState *env, uint32_t mode, uint32_t val)
1964 {
1965     env->banked_r13[bank_number(mode)] = val;
1966 }
1967
1968 uint32_t HELPER(get_r13_banked)(CPUState *env, uint32_t mode)
1969 {
1970     return env->banked_r13[bank_number(mode)];
1971 }
1972
1973 uint32_t HELPER(v7m_mrs)(CPUState *env, uint32_t reg)
1974 {
1975     switch (reg) {
1976     case 0: /* APSR */
1977         return xpsr_read(env) & 0xf8000000;
1978     case 1: /* IAPSR */
1979         return xpsr_read(env) & 0xf80001ff;
1980     case 2: /* EAPSR */
1981         return xpsr_read(env) & 0xff00fc00;
1982     case 3: /* xPSR */
1983         return xpsr_read(env) & 0xff00fdff;
1984     case 5: /* IPSR */
1985         return xpsr_read(env) & 0x000001ff;
1986     case 6: /* EPSR */
1987         return xpsr_read(env) & 0x0700fc00;
1988     case 7: /* IEPSR */
1989         return xpsr_read(env) & 0x0700edff;
1990     case 8: /* MSP */
1991         return env->v7m.current_sp ? env->v7m.other_sp : env->regs[13];
1992     case 9: /* PSP */
1993         return env->v7m.current_sp ? env->regs[13] : env->v7m.other_sp;
1994     case 16: /* PRIMASK */
1995         return (env->uncached_cpsr & CPSR_I) != 0;
1996     case 17: /* FAULTMASK */
1997         return (env->uncached_cpsr & CPSR_F) != 0;
1998     case 18: /* BASEPRI */
1999     case 19: /* BASEPRI_MAX */
2000         return env->v7m.basepri;
2001     case 20: /* CONTROL */
2002         return env->v7m.control;
2003     default:
2004         /* ??? For debugging only.  */
2005         cpu_abort(env, "Unimplemented system register read (%d)\n", reg);
2006         return 0;
2007     }
2008 }
2009
2010 void HELPER(v7m_msr)(CPUState *env, uint32_t reg, uint32_t val)
2011 {
2012     switch (reg) {
2013     case 0: /* APSR */
2014         xpsr_write(env, val, 0xf8000000);
2015         break;
2016     case 1: /* IAPSR */
2017         xpsr_write(env, val, 0xf8000000);
2018         break;
2019     case 2: /* EAPSR */
2020         xpsr_write(env, val, 0xfe00fc00);
2021         break;
2022     case 3: /* xPSR */
2023         xpsr_write(env, val, 0xfe00fc00);
2024         break;
2025     case 5: /* IPSR */
2026         /* IPSR bits are readonly.  */
2027         break;
2028     case 6: /* EPSR */
2029         xpsr_write(env, val, 0x0600fc00);
2030         break;
2031     case 7: /* IEPSR */
2032         xpsr_write(env, val, 0x0600fc00);
2033         break;
2034     case 8: /* MSP */
2035         if (env->v7m.current_sp)
2036             env->v7m.other_sp = val;
2037         else
2038             env->regs[13] = val;
2039         break;
2040     case 9: /* PSP */
2041         if (env->v7m.current_sp)
2042             env->regs[13] = val;
2043         else
2044             env->v7m.other_sp = val;
2045         break;
2046     case 16: /* PRIMASK */
2047         if (val & 1)
2048             env->uncached_cpsr |= CPSR_I;
2049         else
2050             env->uncached_cpsr &= ~CPSR_I;
2051         break;
2052     case 17: /* FAULTMASK */
2053         if (val & 1)
2054             env->uncached_cpsr |= CPSR_F;
2055         else
2056             env->uncached_cpsr &= ~CPSR_F;
2057         break;
2058     case 18: /* BASEPRI */
2059         env->v7m.basepri = val & 0xff;
2060         break;
2061     case 19: /* BASEPRI_MAX */
2062         val &= 0xff;
2063         if (val != 0 && (val < env->v7m.basepri || env->v7m.basepri == 0))
2064             env->v7m.basepri = val;
2065         break;
2066     case 20: /* CONTROL */
2067         env->v7m.control = val & 3;
2068         switch_v7m_sp(env, (val & 2) != 0);
2069         break;
2070     default:
2071         /* ??? For debugging only.  */
2072         cpu_abort(env, "Unimplemented system register write (%d)\n", reg);
2073         return;
2074     }
2075 }
2076
2077 void cpu_arm_set_cp_io(CPUARMState *env, int cpnum,
2078                 ARMReadCPFunc *cp_read, ARMWriteCPFunc *cp_write,
2079                 void *opaque)
2080 {
2081     if (cpnum < 0 || cpnum > 14) {
2082         cpu_abort(env, "Bad coprocessor number: %i\n", cpnum);
2083         return;
2084     }
2085
2086     env->cp[cpnum].cp_read = cp_read;
2087     env->cp[cpnum].cp_write = cp_write;
2088     env->cp[cpnum].opaque = opaque;
2089 }
2090
2091 #endif
2092
2093 /* Note that signed overflow is undefined in C.  The following routines are
2094    careful to use unsigned types where modulo arithmetic is required.
2095    Failure to do so _will_ break on newer gcc.  */
2096
2097 /* Signed saturating arithmetic.  */
2098
2099 /* Perform 16-bit signed saturating addition.  */
2100 static inline uint16_t add16_sat(uint16_t a, uint16_t b)
2101 {
2102     uint16_t res;
2103
2104     res = a + b;
2105     if (((res ^ a) & 0x8000) && !((a ^ b) & 0x8000)) {
2106         if (a & 0x8000)
2107             res = 0x8000;
2108         else
2109             res = 0x7fff;
2110     }
2111     return res;
2112 }
2113
2114 /* Perform 8-bit signed saturating addition.  */
2115 static inline uint8_t add8_sat(uint8_t a, uint8_t b)
2116 {
2117     uint8_t res;
2118
2119     res = a + b;
2120     if (((res ^ a) & 0x80) && !((a ^ b) & 0x80)) {
2121         if (a & 0x80)
2122             res = 0x80;
2123         else
2124             res = 0x7f;
2125     }
2126     return res;
2127 }
2128
2129 /* Perform 16-bit signed saturating subtraction.  */
2130 static inline uint16_t sub16_sat(uint16_t a, uint16_t b)
2131 {
2132     uint16_t res;
2133
2134     res = a - b;
2135     if (((res ^ a) & 0x8000) && ((a ^ b) & 0x8000)) {
2136         if (a & 0x8000)
2137             res = 0x8000;
2138         else
2139             res = 0x7fff;
2140     }
2141     return res;
2142 }
2143
2144 /* Perform 8-bit signed saturating subtraction.  */
2145 static inline uint8_t sub8_sat(uint8_t a, uint8_t b)
2146 {
2147     uint8_t res;
2148
2149     res = a - b;
2150     if (((res ^ a) & 0x80) && ((a ^ b) & 0x80)) {
2151         if (a & 0x80)
2152             res = 0x80;
2153         else
2154             res = 0x7f;
2155     }
2156     return res;
2157 }
2158
2159 #define ADD16(a, b, n) RESULT(add16_sat(a, b), n, 16);
2160 #define SUB16(a, b, n) RESULT(sub16_sat(a, b), n, 16);
2161 #define ADD8(a, b, n)  RESULT(add8_sat(a, b), n, 8);
2162 #define SUB8(a, b, n)  RESULT(sub8_sat(a, b), n, 8);
2163 #define PFX q
2164
2165 #include "op_addsub.h"
2166
2167 /* Unsigned saturating arithmetic.  */
2168 static inline uint16_t add16_usat(uint16_t a, uint16_t b)
2169 {
2170     uint16_t res;
2171     res = a + b;
2172     if (res < a)
2173         res = 0xffff;
2174     return res;
2175 }
2176
2177 static inline uint16_t sub16_usat(uint16_t a, uint16_t b)
2178 {
2179     if (a < b)
2180         return a - b;
2181     else
2182         return 0;
2183 }
2184
2185 static inline uint8_t add8_usat(uint8_t a, uint8_t b)
2186 {
2187     uint8_t res;
2188     res = a + b;
2189     if (res < a)
2190         res = 0xff;
2191     return res;
2192 }
2193
2194 static inline uint8_t sub8_usat(uint8_t a, uint8_t b)
2195 {
2196     if (a < b)
2197         return a - b;
2198     else
2199         return 0;
2200 }
2201
2202 #define ADD16(a, b, n) RESULT(add16_usat(a, b), n, 16);
2203 #define SUB16(a, b, n) RESULT(sub16_usat(a, b), n, 16);
2204 #define ADD8(a, b, n)  RESULT(add8_usat(a, b), n, 8);
2205 #define SUB8(a, b, n)  RESULT(sub8_usat(a, b), n, 8);
2206 #define PFX uq
2207
2208 #include "op_addsub.h"
2209
2210 /* Signed modulo arithmetic.  */
2211 #define SARITH16(a, b, n, op) do { \
2212     int32_t sum; \
2213     sum = (int16_t)((uint16_t)(a) op (uint16_t)(b)); \
2214     RESULT(sum, n, 16); \
2215     if (sum >= 0) \
2216         ge |= 3 << (n * 2); \
2217     } while(0)
2218
2219 #define SARITH8(a, b, n, op) do { \
2220     int32_t sum; \
2221     sum = (int8_t)((uint8_t)(a) op (uint8_t)(b)); \
2222     RESULT(sum, n, 8); \
2223     if (sum >= 0) \
2224         ge |= 1 << n; \
2225     } while(0)
2226
2227
2228 #define ADD16(a, b, n) SARITH16(a, b, n, +)
2229 #define SUB16(a, b, n) SARITH16(a, b, n, -)
2230 #define ADD8(a, b, n)  SARITH8(a, b, n, +)
2231 #define SUB8(a, b, n)  SARITH8(a, b, n, -)
2232 #define PFX s
2233 #define ARITH_GE
2234
2235 #include "op_addsub.h"
2236
2237 /* Unsigned modulo arithmetic.  */
2238 #define ADD16(a, b, n) do { \
2239     uint32_t sum; \
2240     sum = (uint32_t)(uint16_t)(a) + (uint32_t)(uint16_t)(b); \
2241     RESULT(sum, n, 16); \
2242     if ((sum >> 16) == 1) \
2243         ge |= 3 << (n * 2); \
2244     } while(0)
2245
2246 #define ADD8(a, b, n) do { \
2247     uint32_t sum; \
2248     sum = (uint32_t)(uint8_t)(a) + (uint32_t)(uint8_t)(b); \
2249     RESULT(sum, n, 8); \
2250     if ((sum >> 8) == 1) \
2251         ge |= 1 << n; \
2252     } while(0)
2253
2254 #define SUB16(a, b, n) do { \
2255     uint32_t sum; \
2256     sum = (uint32_t)(uint16_t)(a) - (uint32_t)(uint16_t)(b); \
2257     RESULT(sum, n, 16); \
2258     if ((sum >> 16) == 0) \
2259         ge |= 3 << (n * 2); \
2260     } while(0)
2261
2262 #define SUB8(a, b, n) do { \
2263     uint32_t sum; \
2264     sum = (uint32_t)(uint8_t)(a) - (uint32_t)(uint8_t)(b); \
2265     RESULT(sum, n, 8); \
2266     if ((sum >> 8) == 0) \
2267         ge |= 1 << n; \
2268     } while(0)
2269
2270 #define PFX u
2271 #define ARITH_GE
2272
2273 #include "op_addsub.h"
2274
2275 /* Halved signed arithmetic.  */
2276 #define ADD16(a, b, n) \
2277   RESULT(((int32_t)(int16_t)(a) + (int32_t)(int16_t)(b)) >> 1, n, 16)
2278 #define SUB16(a, b, n) \
2279   RESULT(((int32_t)(int16_t)(a) - (int32_t)(int16_t)(b)) >> 1, n, 16)
2280 #define ADD8(a, b, n) \
2281   RESULT(((int32_t)(int8_t)(a) + (int32_t)(int8_t)(b)) >> 1, n, 8)
2282 #define SUB8(a, b, n) \
2283   RESULT(((int32_t)(int8_t)(a) - (int32_t)(int8_t)(b)) >> 1, n, 8)
2284 #define PFX sh
2285
2286 #include "op_addsub.h"
2287
2288 /* Halved unsigned arithmetic.  */
2289 #define ADD16(a, b, n) \
2290   RESULT(((uint32_t)(uint16_t)(a) + (uint32_t)(uint16_t)(b)) >> 1, n, 16)
2291 #define SUB16(a, b, n) \
2292   RESULT(((uint32_t)(uint16_t)(a) - (uint32_t)(uint16_t)(b)) >> 1, n, 16)
2293 #define ADD8(a, b, n) \
2294   RESULT(((uint32_t)(uint8_t)(a) + (uint32_t)(uint8_t)(b)) >> 1, n, 8)
2295 #define SUB8(a, b, n) \
2296   RESULT(((uint32_t)(uint8_t)(a) - (uint32_t)(uint8_t)(b)) >> 1, n, 8)
2297 #define PFX uh
2298
2299 #include "op_addsub.h"
2300
2301 static inline uint8_t do_usad(uint8_t a, uint8_t b)
2302 {
2303     if (a > b)
2304         return a - b;
2305     else
2306         return b - a;
2307 }
2308
2309 /* Unsigned sum of absolute byte differences.  */
2310 uint32_t HELPER(usad8)(uint32_t a, uint32_t b)
2311 {
2312     uint32_t sum;
2313     sum = do_usad(a, b);
2314     sum += do_usad(a >> 8, b >> 8);
2315     sum += do_usad(a >> 16, b >>16);
2316     sum += do_usad(a >> 24, b >> 24);
2317     return sum;
2318 }
2319
2320 /* For ARMv6 SEL instruction.  */
2321 uint32_t HELPER(sel_flags)(uint32_t flags, uint32_t a, uint32_t b)
2322 {
2323     uint32_t mask;
2324
2325     mask = 0;
2326     if (flags & 1)
2327         mask |= 0xff;
2328     if (flags & 2)
2329         mask |= 0xff00;
2330     if (flags & 4)
2331         mask |= 0xff0000;
2332     if (flags & 8)
2333         mask |= 0xff000000;
2334     return (a & mask) | (b & ~mask);
2335 }
2336
2337 uint32_t HELPER(logicq_cc)(uint64_t val)
2338 {
2339     return (val >> 32) | (val != 0);
2340 }
2341
2342 /* VFP support.  We follow the convention used for VFP instrunctions:
2343    Single precition routines have a "s" suffix, double precision a
2344    "d" suffix.  */
2345
2346 /* Convert host exception flags to vfp form.  */
2347 static inline int vfp_exceptbits_from_host(int host_bits)
2348 {
2349     int target_bits = 0;
2350
2351     if (host_bits & float_flag_invalid)
2352         target_bits |= 1;
2353     if (host_bits & float_flag_divbyzero)
2354         target_bits |= 2;
2355     if (host_bits & float_flag_overflow)
2356         target_bits |= 4;
2357     if (host_bits & float_flag_underflow)
2358         target_bits |= 8;
2359     if (host_bits & float_flag_inexact)
2360         target_bits |= 0x10;
2361     return target_bits;
2362 }
2363
2364 uint32_t HELPER(vfp_get_fpscr)(CPUState *env)
2365 {
2366     int i;
2367     uint32_t fpscr;
2368
2369     fpscr = (env->vfp.xregs[ARM_VFP_FPSCR] & 0xffc8ffff)
2370             | (env->vfp.vec_len << 16)
2371             | (env->vfp.vec_stride << 20);
2372     i = get_float_exception_flags(&env->vfp.fp_status);
2373     fpscr |= vfp_exceptbits_from_host(i);
2374     return fpscr;
2375 }
2376
2377 /* Convert vfp exception flags to target form.  */
2378 static inline int vfp_exceptbits_to_host(int target_bits)
2379 {
2380     int host_bits = 0;
2381
2382     if (target_bits & 1)
2383         host_bits |= float_flag_invalid;
2384     if (target_bits & 2)
2385         host_bits |= float_flag_divbyzero;
2386     if (target_bits & 4)
2387         host_bits |= float_flag_overflow;
2388     if (target_bits & 8)
2389         host_bits |= float_flag_underflow;
2390     if (target_bits & 0x10)
2391         host_bits |= float_flag_inexact;
2392     return host_bits;
2393 }
2394
2395 void HELPER(vfp_set_fpscr)(CPUState *env, uint32_t val)
2396 {
2397     int i;
2398     uint32_t changed;
2399
2400     changed = env->vfp.xregs[ARM_VFP_FPSCR];
2401     env->vfp.xregs[ARM_VFP_FPSCR] = (val & 0xffc8ffff);
2402     env->vfp.vec_len = (val >> 16) & 7;
2403     env->vfp.vec_stride = (val >> 20) & 3;
2404
2405     changed ^= val;
2406     if (changed & (3 << 22)) {
2407         i = (val >> 22) & 3;
2408         switch (i) {
2409         case 0:
2410             i = float_round_nearest_even;
2411             break;
2412         case 1:
2413             i = float_round_up;
2414             break;
2415         case 2:
2416             i = float_round_down;
2417             break;
2418         case 3:
2419             i = float_round_to_zero;
2420             break;
2421         }
2422         set_float_rounding_mode(i, &env->vfp.fp_status);
2423     }
2424     if (changed & (1 << 24))
2425         set_flush_to_zero((val & (1 << 24)) != 0, &env->vfp.fp_status);
2426     if (changed & (1 << 25))
2427         set_default_nan_mode((val & (1 << 25)) != 0, &env->vfp.fp_status);
2428
2429     i = vfp_exceptbits_to_host((val >> 8) & 0x1f);
2430     set_float_exception_flags(i, &env->vfp.fp_status);
2431 }
2432
2433 #define VFP_HELPER(name, p) HELPER(glue(glue(vfp_,name),p))
2434
2435 #define VFP_BINOP(name) \
2436 float32 VFP_HELPER(name, s)(float32 a, float32 b, CPUState *env) \
2437 { \
2438     return float32_ ## name (a, b, &env->vfp.fp_status); \
2439 } \
2440 float64 VFP_HELPER(name, d)(float64 a, float64 b, CPUState *env) \
2441 { \
2442     return float64_ ## name (a, b, &env->vfp.fp_status); \
2443 }
2444 VFP_BINOP(add)
2445 VFP_BINOP(sub)
2446 VFP_BINOP(mul)
2447 VFP_BINOP(div)
2448 #undef VFP_BINOP
2449
2450 float32 VFP_HELPER(neg, s)(float32 a)
2451 {
2452     return float32_chs(a);
2453 }
2454
2455 float64 VFP_HELPER(neg, d)(float64 a)
2456 {
2457     return float64_chs(a);
2458 }
2459
2460 float32 VFP_HELPER(abs, s)(float32 a)
2461 {
2462     return float32_abs(a);
2463 }
2464
2465 float64 VFP_HELPER(abs, d)(float64 a)
2466 {
2467     return float64_abs(a);
2468 }
2469
2470 float32 VFP_HELPER(sqrt, s)(float32 a, CPUState *env)
2471 {
2472     return float32_sqrt(a, &env->vfp.fp_status);
2473 }
2474
2475 float64 VFP_HELPER(sqrt, d)(float64 a, CPUState *env)
2476 {
2477     return float64_sqrt(a, &env->vfp.fp_status);
2478 }
2479
2480 /* XXX: check quiet/signaling case */
2481 #define DO_VFP_cmp(p, type) \
2482 void VFP_HELPER(cmp, p)(type a, type b, CPUState *env)  \
2483 { \
2484     uint32_t flags; \
2485     switch(type ## _compare_quiet(a, b, &env->vfp.fp_status)) { \
2486     case 0: flags = 0x6; break; \
2487     case -1: flags = 0x8; break; \
2488     case 1: flags = 0x2; break; \
2489     default: case 2: flags = 0x3; break; \
2490     } \
2491     env->vfp.xregs[ARM_VFP_FPSCR] = (flags << 28) \
2492         | (env->vfp.xregs[ARM_VFP_FPSCR] & 0x0fffffff); \
2493 } \
2494 void VFP_HELPER(cmpe, p)(type a, type b, CPUState *env) \
2495 { \
2496     uint32_t flags; \
2497     switch(type ## _compare(a, b, &env->vfp.fp_status)) { \
2498     case 0: flags = 0x6; break; \
2499     case -1: flags = 0x8; break; \
2500     case 1: flags = 0x2; break; \
2501     default: case 2: flags = 0x3; break; \
2502     } \
2503     env->vfp.xregs[ARM_VFP_FPSCR] = (flags << 28) \
2504         | (env->vfp.xregs[ARM_VFP_FPSCR] & 0x0fffffff); \
2505 }
2506 DO_VFP_cmp(s, float32)
2507 DO_VFP_cmp(d, float64)
2508 #undef DO_VFP_cmp
2509
2510 /* Helper routines to perform bitwise copies between float and int.  */
2511 static inline float32 vfp_itos(uint32_t i)
2512 {
2513     union {
2514         uint32_t i;
2515         float32 s;
2516     } v;
2517
2518     v.i = i;
2519     return v.s;
2520 }
2521
2522 static inline uint32_t vfp_stoi(float32 s)
2523 {
2524     union {
2525         uint32_t i;
2526         float32 s;
2527     } v;
2528
2529     v.s = s;
2530     return v.i;
2531 }
2532
2533 static inline float64 vfp_itod(uint64_t i)
2534 {
2535     union {
2536         uint64_t i;
2537         float64 d;
2538     } v;
2539
2540     v.i = i;
2541     return v.d;
2542 }
2543
2544 static inline uint64_t vfp_dtoi(float64 d)
2545 {
2546     union {
2547         uint64_t i;
2548         float64 d;
2549     } v;
2550
2551     v.d = d;
2552     return v.i;
2553 }
2554
2555 /* Integer to float conversion.  */
2556 float32 VFP_HELPER(uito, s)(float32 x, CPUState *env)
2557 {
2558     return uint32_to_float32(vfp_stoi(x), &env->vfp.fp_status);
2559 }
2560
2561 float64 VFP_HELPER(uito, d)(float32 x, CPUState *env)
2562 {
2563     return uint32_to_float64(vfp_stoi(x), &env->vfp.fp_status);
2564 }
2565
2566 float32 VFP_HELPER(sito, s)(float32 x, CPUState *env)
2567 {
2568     return int32_to_float32(vfp_stoi(x), &env->vfp.fp_status);
2569 }
2570
2571 float64 VFP_HELPER(sito, d)(float32 x, CPUState *env)
2572 {
2573     return int32_to_float64(vfp_stoi(x), &env->vfp.fp_status);
2574 }
2575
2576 /* Float to integer conversion.  */
2577 float32 VFP_HELPER(toui, s)(float32 x, CPUState *env)
2578 {
2579     return vfp_itos(float32_to_uint32(x, &env->vfp.fp_status));
2580 }
2581
2582 float32 VFP_HELPER(toui, d)(float64 x, CPUState *env)
2583 {
2584     return vfp_itos(float64_to_uint32(x, &env->vfp.fp_status));
2585 }
2586
2587 float32 VFP_HELPER(tosi, s)(float32 x, CPUState *env)
2588 {
2589     return vfp_itos(float32_to_int32(x, &env->vfp.fp_status));
2590 }
2591
2592 float32 VFP_HELPER(tosi, d)(float64 x, CPUState *env)
2593 {
2594     return vfp_itos(float64_to_int32(x, &env->vfp.fp_status));
2595 }
2596
2597 float32 VFP_HELPER(touiz, s)(float32 x, CPUState *env)
2598 {
2599     return vfp_itos(float32_to_uint32_round_to_zero(x, &env->vfp.fp_status));
2600 }
2601
2602 float32 VFP_HELPER(touiz, d)(float64 x, CPUState *env)
2603 {
2604     return vfp_itos(float64_to_uint32_round_to_zero(x, &env->vfp.fp_status));
2605 }
2606
2607 float32 VFP_HELPER(tosiz, s)(float32 x, CPUState *env)
2608 {
2609     return vfp_itos(float32_to_int32_round_to_zero(x, &env->vfp.fp_status));
2610 }
2611
2612 float32 VFP_HELPER(tosiz, d)(float64 x, CPUState *env)
2613 {
2614     return vfp_itos(float64_to_int32_round_to_zero(x, &env->vfp.fp_status));
2615 }
2616
2617 /* floating point conversion */
2618 float64 VFP_HELPER(fcvtd, s)(float32 x, CPUState *env)
2619 {
2620     return float32_to_float64(x, &env->vfp.fp_status);
2621 }
2622
2623 float32 VFP_HELPER(fcvts, d)(float64 x, CPUState *env)
2624 {
2625     return float64_to_float32(x, &env->vfp.fp_status);
2626 }
2627
2628 /* VFP3 fixed point conversion.  */
2629 #define VFP_CONV_FIX(name, p, ftype, itype, sign) \
2630 ftype VFP_HELPER(name##to, p)(ftype x, uint32_t shift, CPUState *env) \
2631 { \
2632     ftype tmp; \
2633     tmp = sign##int32_to_##ftype ((itype)vfp_##p##toi(x), \
2634                                   &env->vfp.fp_status); \
2635     return ftype##_scalbn(tmp, -(int)shift, &env->vfp.fp_status); \
2636 } \
2637 ftype VFP_HELPER(to##name, p)(ftype x, uint32_t shift, CPUState *env) \
2638 { \
2639     ftype tmp; \
2640     tmp = ftype##_scalbn(x, shift, &env->vfp.fp_status); \
2641     return vfp_ito##p((itype)ftype##_to_##sign##int32_round_to_zero(tmp, \
2642         &env->vfp.fp_status)); \
2643 }
2644
2645 VFP_CONV_FIX(sh, d, float64, int16, )
2646 VFP_CONV_FIX(sl, d, float64, int32, )
2647 VFP_CONV_FIX(uh, d, float64, uint16, u)
2648 VFP_CONV_FIX(ul, d, float64, uint32, u)
2649 VFP_CONV_FIX(sh, s, float32, int16, )
2650 VFP_CONV_FIX(sl, s, float32, int32, )
2651 VFP_CONV_FIX(uh, s, float32, uint16, u)
2652 VFP_CONV_FIX(ul, s, float32, uint32, u)
2653 #undef VFP_CONV_FIX
2654
2655 float32 HELPER(recps_f32)(float32 a, float32 b, CPUState *env)
2656 {
2657     float_status *s = &env->vfp.fp_status;
2658     float32 two = int32_to_float32(2, s);
2659     return float32_sub(two, float32_mul(a, b, s), s);
2660 }
2661
2662 float32 HELPER(rsqrts_f32)(float32 a, float32 b, CPUState *env)
2663 {
2664     float_status *s = &env->vfp.fp_status;
2665     float32 three = int32_to_float32(3, s);
2666     return float32_sub(three, float32_mul(a, b, s), s);
2667 }
2668
2669 /* NEON helpers.  */
2670
2671 /* TODO: The architecture specifies the value that the estimate functions
2672    should return.  We return the exact reciprocal/root instead.  */
2673 float32 HELPER(recpe_f32)(float32 a, CPUState *env)
2674 {
2675     float_status *s = &env->vfp.fp_status;
2676     float32 one = int32_to_float32(1, s);
2677     return float32_div(one, a, s);
2678 }
2679
2680 float32 HELPER(rsqrte_f32)(float32 a, CPUState *env)
2681 {
2682     float_status *s = &env->vfp.fp_status;
2683     float32 one = int32_to_float32(1, s);
2684     return float32_div(one, float32_sqrt(a, s), s);
2685 }
2686
2687 uint32_t HELPER(recpe_u32)(uint32_t a, CPUState *env)
2688 {
2689     float_status *s = &env->vfp.fp_status;
2690     float32 tmp;
2691     tmp = int32_to_float32(a, s);
2692     tmp = float32_scalbn(tmp, -32, s);
2693     tmp = helper_recpe_f32(tmp, env);
2694     tmp = float32_scalbn(tmp, 31, s);
2695     return float32_to_int32(tmp, s);
2696 }
2697
2698 uint32_t HELPER(rsqrte_u32)(uint32_t a, CPUState *env)
2699 {
2700     float_status *s = &env->vfp.fp_status;
2701     float32 tmp;
2702     tmp = int32_to_float32(a, s);
2703     tmp = float32_scalbn(tmp, -32, s);
2704     tmp = helper_rsqrte_f32(tmp, env);
2705     tmp = float32_scalbn(tmp, 31, s);
2706     return float32_to_int32(tmp, s);
2707 }
2708
2709 void HELPER(set_teecr)(CPUState *env, uint32_t val)
2710 {
2711     val &= 1;
2712     if (env->teecr != val) {
2713         env->teecr = val;
2714         tb_flush(env);
2715     }
2716 }