git.maemo.org Git - qemu/blob - target-i386/cpu.h

   1 /*
   2  * i386 virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, write to the Free Software
  18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  19  */
  20 #ifndef CPU_I386_H
  21 #define CPU_I386_H
  22
  23 #include "config.h"
  24
  25 #ifdef TARGET_X86_64
  26 #define TARGET_LONG_BITS 64
  27 #else
  28 #define TARGET_LONG_BITS 32
  29 #endif
  30
  31 /* target supports implicit self modifying code */
  32 #define TARGET_HAS_SMC
  33 /* support for self modifying code even if the modified instruction is
  34    close to the modifying instruction */
  35 #define TARGET_HAS_PRECISE_SMC
  36
  37 #include "cpu-defs.h"
  38
  39 #if defined(__i386__) && !defined(CONFIG_SOFTMMU)
  40 #define USE_CODE_COPY
  41 #endif
  42
  43 #define R_EAX 0
  44 #define R_ECX 1
  45 #define R_EDX 2
  46 #define R_EBX 3
  47 #define R_ESP 4
  48 #define R_EBP 5
  49 #define R_ESI 6
  50 #define R_EDI 7
  51
  52 #define R_AL 0
  53 #define R_CL 1
  54 #define R_DL 2
  55 #define R_BL 3
  56 #define R_AH 4
  57 #define R_CH 5
  58 #define R_DH 6
  59 #define R_BH 7
  60
  61 #define R_ES 0
  62 #define R_CS 1
  63 #define R_SS 2
  64 #define R_DS 3
  65 #define R_FS 4
  66 #define R_GS 5
  67
  68 /* segment descriptor fields */
  69 #define DESC_G_MASK     (1 << 23)
  70 #define DESC_B_SHIFT    22
  71 #define DESC_B_MASK     (1 << DESC_B_SHIFT)
  72 #define DESC_L_SHIFT    21 /* x86_64 only : 64 bit code segment */
  73 #define DESC_L_MASK     (1 << DESC_L_SHIFT)
  74 #define DESC_AVL_MASK   (1 << 20)
  75 #define DESC_P_MASK     (1 << 15)
  76 #define DESC_DPL_SHIFT  13
  77 #define DESC_S_MASK     (1 << 12)
  78 #define DESC_TYPE_SHIFT 8
  79 #define DESC_A_MASK     (1 << 8)
  80
  81 #define DESC_CS_MASK    (1 << 11) /* 1=code segment 0=data segment */
  82 #define DESC_C_MASK     (1 << 10) /* code: conforming */
  83 #define DESC_R_MASK     (1 << 9)  /* code: readable */
  84
  85 #define DESC_E_MASK     (1 << 10) /* data: expansion direction */
  86 #define DESC_W_MASK     (1 << 9)  /* data: writable */
  87
  88 #define DESC_TSS_BUSY_MASK (1 << 9)
  89
  90 /* eflags masks */
  91 #define CC_C    0x0001
  92 #define CC_P    0x0004
  93 #define CC_A    0x0010
  94 #define CC_Z    0x0040
  95 #define CC_S    0x0080
  96 #define CC_O    0x0800
  97
  98 #define TF_SHIFT   8
  99 #define IOPL_SHIFT 12
 100 #define VM_SHIFT   17
 101
 102 #define TF_MASK                 0x00000100
 103 #define IF_MASK                 0x00000200
 104 #define DF_MASK                 0x00000400
 105 #define IOPL_MASK               0x00003000
 106 #define NT_MASK                 0x00004000
 107 #define RF_MASK                 0x00010000
 108 #define VM_MASK                 0x00020000
 109 #define AC_MASK                 0x00040000
 110 #define VIF_MASK                0x00080000
 111 #define VIP_MASK                0x00100000
 112 #define ID_MASK                 0x00200000
 113
 114 /* hidden flags - used internally by qemu to represent additionnal cpu
 115    states. Only the CPL and INHIBIT_IRQ are not redundant. We avoid
 116    using the IOPL_MASK, TF_MASK and VM_MASK bit position to ease oring
 117    with eflags. */
 118 /* current cpl */
 119 #define HF_CPL_SHIFT         0
 120 /* true if soft mmu is being used */
 121 #define HF_SOFTMMU_SHIFT     2
 122 /* true if hardware interrupts must be disabled for next instruction */
 123 #define HF_INHIBIT_IRQ_SHIFT 3
 124 /* 16 or 32 segments */
 125 #define HF_CS32_SHIFT        4
 126 #define HF_SS32_SHIFT        5
 127 /* zero base for DS, ES and SS : can be '0' only in 32 bit CS segment */
 128 #define HF_ADDSEG_SHIFT      6
 129 /* copy of CR0.PE (protected mode) */
 130 #define HF_PE_SHIFT          7
 131 #define HF_TF_SHIFT          8 /* must be same as eflags */
 132 #define HF_MP_SHIFT          9 /* the order must be MP, EM, TS */
 133 #define HF_EM_SHIFT         10
 134 #define HF_TS_SHIFT         11
 135 #define HF_IOPL_SHIFT       12 /* must be same as eflags */
 136 #define HF_LMA_SHIFT        14 /* only used on x86_64: long mode active */
 137 #define HF_CS64_SHIFT       15 /* only used on x86_64: 64 bit code segment  */
 138 #define HF_OSFXSR_SHIFT     16 /* CR4.OSFXSR */
 139 #define HF_VM_SHIFT         17 /* must be same as eflags */
 140
 141 #define HF_CPL_MASK          (3 << HF_CPL_SHIFT)
 142 #define HF_SOFTMMU_MASK      (1 << HF_SOFTMMU_SHIFT)
 143 #define HF_INHIBIT_IRQ_MASK  (1 << HF_INHIBIT_IRQ_SHIFT)
 144 #define HF_CS32_MASK         (1 << HF_CS32_SHIFT)
 145 #define HF_SS32_MASK         (1 << HF_SS32_SHIFT)
 146 #define HF_ADDSEG_MASK       (1 << HF_ADDSEG_SHIFT)
 147 #define HF_PE_MASK           (1 << HF_PE_SHIFT)
 148 #define HF_TF_MASK           (1 << HF_TF_SHIFT)
 149 #define HF_MP_MASK           (1 << HF_MP_SHIFT)
 150 #define HF_EM_MASK           (1 << HF_EM_SHIFT)
 151 #define HF_TS_MASK           (1 << HF_TS_SHIFT)
 152 #define HF_LMA_MASK          (1 << HF_LMA_SHIFT)
 153 #define HF_CS64_MASK         (1 << HF_CS64_SHIFT)
 154 #define HF_OSFXSR_MASK       (1 << HF_OSFXSR_SHIFT)
 155
 156 #define CR0_PE_MASK  (1 << 0)
 157 #define CR0_MP_MASK  (1 << 1)
 158 #define CR0_EM_MASK  (1 << 2)
 159 #define CR0_TS_MASK  (1 << 3)
 160 #define CR0_ET_MASK  (1 << 4)
 161 #define CR0_NE_MASK  (1 << 5)
 162 #define CR0_WP_MASK  (1 << 16)
 163 #define CR0_AM_MASK  (1 << 18)
 164 #define CR0_PG_MASK  (1 << 31)
 165
 166 #define CR4_VME_MASK  (1 << 0)
 167 #define CR4_PVI_MASK  (1 << 1)
 168 #define CR4_TSD_MASK  (1 << 2)
 169 #define CR4_DE_MASK   (1 << 3)
 170 #define CR4_PSE_MASK  (1 << 4)
 171 #define CR4_PAE_MASK  (1 << 5)
 172 #define CR4_PGE_MASK  (1 << 7)
 173 #define CR4_PCE_MASK  (1 << 8)
 174 #define CR4_OSFXSR_MASK (1 << 9)
 175 #define CR4_OSXMMEXCPT_MASK  (1 << 10)
 176
 177 #define PG_PRESENT_BIT  0
 178 #define PG_RW_BIT       1
 179 #define PG_USER_BIT     2
 180 #define PG_PWT_BIT      3
 181 #define PG_PCD_BIT      4
 182 #define PG_ACCESSED_BIT 5
 183 #define PG_DIRTY_BIT    6
 184 #define PG_PSE_BIT      7
 185 #define PG_GLOBAL_BIT   8
 186
 187 #define PG_PRESENT_MASK  (1 << PG_PRESENT_BIT)
 188 #define PG_RW_MASK       (1 << PG_RW_BIT)
 189 #define PG_USER_MASK     (1 << PG_USER_BIT)
 190 #define PG_PWT_MASK      (1 << PG_PWT_BIT)
 191 #define PG_PCD_MASK      (1 << PG_PCD_BIT)
 192 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
 193 #define PG_DIRTY_MASK    (1 << PG_DIRTY_BIT)
 194 #define PG_PSE_MASK      (1 << PG_PSE_BIT)
 195 #define PG_GLOBAL_MASK   (1 << PG_GLOBAL_BIT)
 196
 197 #define PG_ERROR_W_BIT     1
 198
 199 #define PG_ERROR_P_MASK    0x01
 200 #define PG_ERROR_W_MASK    (1 << PG_ERROR_W_BIT)
 201 #define PG_ERROR_U_MASK    0x04
 202 #define PG_ERROR_RSVD_MASK 0x08
 203
 204 #define MSR_IA32_APICBASE               0x1b
 205 #define MSR_IA32_APICBASE_BSP           (1<<8)
 206 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
 207 #define MSR_IA32_APICBASE_BASE          (0xfffff<<12)
 208
 209 #define MSR_IA32_SYSENTER_CS            0x174
 210 #define MSR_IA32_SYSENTER_ESP           0x175
 211 #define MSR_IA32_SYSENTER_EIP           0x176
 212
 213 #define MSR_EFER                        0xc0000080
 214
 215 #define MSR_EFER_SCE   (1 << 0)
 216 #define MSR_EFER_LME   (1 << 8)
 217 #define MSR_EFER_LMA   (1 << 10)
 218 #define MSR_EFER_NXE   (1 << 11)
 219 #define MSR_EFER_FFXSR (1 << 14)
 220
 221 #define MSR_STAR                        0xc0000081
 222 #define MSR_LSTAR                       0xc0000082
 223 #define MSR_CSTAR                       0xc0000083
 224 #define MSR_FMASK                       0xc0000084
 225 #define MSR_FSBASE                      0xc0000100
 226 #define MSR_GSBASE                      0xc0000101
 227 #define MSR_KERNELGSBASE                0xc0000102
 228
 229 /* cpuid_features bits */
 230 #define CPUID_FP87 (1 << 0)
 231 #define CPUID_VME  (1 << 1)
 232 #define CPUID_DE   (1 << 2)
 233 #define CPUID_PSE  (1 << 3)
 234 #define CPUID_TSC  (1 << 4)
 235 #define CPUID_MSR  (1 << 5)
 236 #define CPUID_PAE  (1 << 6)
 237 #define CPUID_MCE  (1 << 7)
 238 #define CPUID_CX8  (1 << 8)
 239 #define CPUID_APIC (1 << 9)
 240 #define CPUID_SEP  (1 << 11) /* sysenter/sysexit */
 241 #define CPUID_MTRR (1 << 12)
 242 #define CPUID_PGE  (1 << 13)
 243 #define CPUID_MCA  (1 << 14)
 244 #define CPUID_CMOV (1 << 15)
 245 /* ... */
 246 #define CPUID_MMX  (1 << 23)
 247 #define CPUID_FXSR (1 << 24)
 248 #define CPUID_SSE  (1 << 25)
 249 #define CPUID_SSE2 (1 << 26)
 250
 251 #define CPUID_EXT_SS3      (1 << 0)
 252 #define CPUID_EXT_MONITOR  (1 << 3)
 253 #define CPUID_EXT_CX16     (1 << 13)
 254
 255 #define CPUID_EXT2_SYSCALL (1 << 11)
 256 #define CPUID_EXT2_NX      (1 << 20)
 257 #define CPUID_EXT2_LM      (1 << 29)
 258
 259 #define EXCP00_DIVZ     0
 260 #define EXCP01_SSTP     1
 261 #define EXCP02_NMI      2
 262 #define EXCP03_INT3     3
 263 #define EXCP04_INTO     4
 264 #define EXCP05_BOUND    5
 265 #define EXCP06_ILLOP    6
 266 #define EXCP07_PREX     7
 267 #define EXCP08_DBLE     8
 268 #define EXCP09_XERR     9
 269 #define EXCP0A_TSS      10
 270 #define EXCP0B_NOSEG    11
 271 #define EXCP0C_STACK    12
 272 #define EXCP0D_GPF      13
 273 #define EXCP0E_PAGE     14
 274 #define EXCP10_COPR     16
 275 #define EXCP11_ALGN     17
 276 #define EXCP12_MCHK     18
 277
 278 enum {
 279     CC_OP_DYNAMIC, /* must use dynamic code to get cc_op */
 280     CC_OP_EFLAGS,  /* all cc are explicitely computed, CC_SRC = flags */
 281
 282     CC_OP_MULB, /* modify all flags, C, O = (CC_SRC != 0) */
 283     CC_OP_MULW,
 284     CC_OP_MULL,
 285     CC_OP_MULQ,
 286
 287     CC_OP_ADDB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 288     CC_OP_ADDW,
 289     CC_OP_ADDL,
 290     CC_OP_ADDQ,
 291
 292     CC_OP_ADCB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 293     CC_OP_ADCW,
 294     CC_OP_ADCL,
 295     CC_OP_ADCQ,
 296
 297     CC_OP_SUBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 298     CC_OP_SUBW,
 299     CC_OP_SUBL,
 300     CC_OP_SUBQ,
 301
 302     CC_OP_SBBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 303     CC_OP_SBBW,
 304     CC_OP_SBBL,
 305     CC_OP_SBBQ,
 306
 307     CC_OP_LOGICB, /* modify all flags, CC_DST = res */
 308     CC_OP_LOGICW,
 309     CC_OP_LOGICL,
 310     CC_OP_LOGICQ,
 311
 312     CC_OP_INCB, /* modify all flags except, CC_DST = res, CC_SRC = C */
 313     CC_OP_INCW,
 314     CC_OP_INCL,
 315     CC_OP_INCQ,
 316
 317     CC_OP_DECB, /* modify all flags except, CC_DST = res, CC_SRC = C  */
 318     CC_OP_DECW,
 319     CC_OP_DECL,
 320     CC_OP_DECQ,
 321
 322     CC_OP_SHLB, /* modify all flags, CC_DST = res, CC_SRC.msb = C */
 323     CC_OP_SHLW,
 324     CC_OP_SHLL,
 325     CC_OP_SHLQ,
 326
 327     CC_OP_SARB, /* modify all flags, CC_DST = res, CC_SRC.lsb = C */
 328     CC_OP_SARW,
 329     CC_OP_SARL,
 330     CC_OP_SARQ,
 331
 332     CC_OP_NB,
 333 };
 334
 335 #if (defined(__i386__) || defined(__x86_64__)) && !defined(_BSD)
 336 #define USE_X86LDOUBLE
 337 #endif
 338
 339 #ifdef USE_X86LDOUBLE
 340 typedef long double CPU86_LDouble;
 341 #else
 342 typedef double CPU86_LDouble;
 343 #endif
 344
 345 typedef struct SegmentCache {
 346     uint32_t selector;
 347     target_ulong base;
 348     uint32_t limit;
 349     uint32_t flags;
 350 } SegmentCache;
 351
 352 typedef union {
 353     uint8_t _b[16];
 354     uint16_t _w[8];
 355     uint32_t _l[4];
 356     uint64_t _q[2];
 357     float _s[4];
 358     double _d[2];
 359 } XMMReg;
 360
 361 typedef union {
 362     uint8_t _b[8];
 363     uint16_t _w[2];
 364     uint32_t _l[1];
 365     uint64_t q;
 366 } MMXReg;
 367
 368 #ifdef WORDS_BIGENDIAN
 369 #define XMM_B(n) _b[15 - (n)]
 370 #define XMM_W(n) _w[7 - (n)]
 371 #define XMM_L(n) _l[3 - (n)]
 372 #define XMM_S(n) _s[3 - (n)]
 373 #define XMM_Q(n) _q[1 - (n)]
 374 #define XMM_D(n) _d[1 - (n)]
 375
 376 #define MMX_B(n) _b[7 - (n)]
 377 #define MMX_W(n) _w[3 - (n)]
 378 #define MMX_L(n) _l[1 - (n)]
 379 #else
 380 #define XMM_B(n) _b[n]
 381 #define XMM_W(n) _w[n]
 382 #define XMM_L(n) _l[n]
 383 #define XMM_S(n) _s[n]
 384 #define XMM_Q(n) _q[n]
 385 #define XMM_D(n) _d[n]
 386
 387 #define MMX_B(n) _b[n]
 388 #define MMX_W(n) _w[n]
 389 #define MMX_L(n) _l[n]
 390 #endif
 391 #define MMX_Q(n) q
 392
 393 #ifdef TARGET_X86_64
 394 #define CPU_NB_REGS 16
 395 #else
 396 #define CPU_NB_REGS 8
 397 #endif
 398
 399 typedef struct CPUX86State {
 400 #if TARGET_LONG_BITS > HOST_LONG_BITS
 401     /* temporaries if we cannot store them in host registers */
 402     target_ulong t0, t1, t2;
 403 #endif
 404
 405     /* standard registers */
 406     target_ulong regs[CPU_NB_REGS];
 407     target_ulong eip;
 408     target_ulong eflags; /* eflags register. During CPU emulation, CC
 409                         flags and DF are set to zero because they are
 410                         stored elsewhere */
 411
 412     /* emulator internal eflags handling */
 413     target_ulong cc_src;
 414     target_ulong cc_dst;
 415     uint32_t cc_op;
 416     int32_t df; /* D flag : 1 if D = 0, -1 if D = 1 */
 417     uint32_t hflags; /* hidden flags, see HF_xxx constants */
 418
 419     /* segments */
 420     SegmentCache segs[6]; /* selector values */
 421     SegmentCache ldt;
 422     SegmentCache tr;
 423     SegmentCache gdt; /* only base and limit are used */
 424     SegmentCache idt; /* only base and limit are used */
 425
 426     target_ulong cr[5]; /* NOTE: cr1 is unused */
 427     uint32_t a20_mask;
 428
 429     /* FPU state */
 430     unsigned int fpstt; /* top of stack index */
 431     unsigned int fpus;
 432     unsigned int fpuc;
 433     uint8_t fptags[8];   /* 0 = valid, 1 = empty */
 434     union {
 435 #ifdef USE_X86LDOUBLE
 436         CPU86_LDouble d __attribute__((aligned(16)));
 437 #else
 438         CPU86_LDouble d;
 439 #endif
 440         MMXReg mmx;
 441     } fpregs[8];
 442
 443     /* emulator internal variables */
 444     CPU86_LDouble ft0;
 445     union {
 446         float f;
 447         double d;
 448         int i32;
 449         int64_t i64;
 450     } fp_convert;
 451
 452     uint32_t mxcsr;
 453     XMMReg xmm_regs[CPU_NB_REGS];
 454     XMMReg xmm_t0;
 455     MMXReg mmx_t0;
 456
 457     /* sysenter registers */
 458     uint32_t sysenter_cs;
 459     uint32_t sysenter_esp;
 460     uint32_t sysenter_eip;
 461 #ifdef TARGET_X86_64
 462     target_ulong efer;
 463     target_ulong star;
 464     target_ulong lstar;
 465     target_ulong cstar;
 466     target_ulong fmask;
 467     target_ulong kernelgsbase;
 468 #endif
 469
 470     /* temporary data for USE_CODE_COPY mode */
 471 #ifdef USE_CODE_COPY
 472     uint32_t tmp0;
 473     uint32_t saved_esp;
 474     int native_fp_regs; /* if true, the FPU state is in the native CPU regs */
 475 #endif
 476
 477     /* exception/interrupt handling */
 478     jmp_buf jmp_env;
 479     int exception_index;
 480     int error_code;
 481     int exception_is_int;
 482     target_ulong exception_next_eip;
 483     struct TranslationBlock *current_tb; /* currently executing TB */
 484     target_ulong dr[8]; /* debug registers */
 485     int interrupt_request;
 486     int user_mode_only; /* user mode only simulation */
 487
 488     /* soft mmu support */
 489     /* in order to avoid passing too many arguments to the memory
 490        write helpers, we store some rarely used information in the CPU
 491        context) */
 492     unsigned long mem_write_pc; /* host pc at which the memory was
 493                                    written */
 494     target_ulong mem_write_vaddr; /* target virtual addr at which the
 495                                      memory was written */
 496     /* 0 = kernel, 1 = user */
 497     CPUTLBEntry tlb_read[2][CPU_TLB_SIZE];
 498     CPUTLBEntry tlb_write[2][CPU_TLB_SIZE];
 499
 500     /* from this point: preserved by CPU reset */
 501     /* ice debug support */
 502     target_ulong breakpoints[MAX_BREAKPOINTS];
 503     int nb_breakpoints;
 504     int singlestep_enabled;
 505
 506     /* processor features (e.g. for CPUID insn) */
 507     uint32_t cpuid_vendor1;
 508     uint32_t cpuid_vendor2;
 509     uint32_t cpuid_vendor3;
 510     uint32_t cpuid_version;
 511     uint32_t cpuid_features;
 512     uint32_t cpuid_ext_features;
 513
 514 #ifdef USE_KQEMU
 515     int kqemu_enabled;
 516 #endif
 517     /* in order to simplify APIC support, we leave this pointer to the
 518        user */
 519     struct APICState *apic_state;
 520     /* user data */
 521     void *opaque;
 522 } CPUX86State;
 523
 524 CPUX86State *cpu_x86_init(void);
 525 int cpu_x86_exec(CPUX86State *s);
 526 void cpu_x86_close(CPUX86State *s);
 527 int cpu_get_pic_interrupt(CPUX86State *s);
 528 /* MSDOS compatibility mode FPU exception support */
 529 void cpu_set_ferr(CPUX86State *s);
 530
 531 /* this function must always be used to load data in the segment
 532    cache: it synchronizes the hflags with the segment cache values */
 533 static inline void cpu_x86_load_seg_cache(CPUX86State *env,
 534                                           int seg_reg, unsigned int selector,
 535                                           uint32_t base, unsigned int limit,
 536                                           unsigned int flags)
 537 {
 538     SegmentCache *sc;
 539     unsigned int new_hflags;
 540
 541     sc = &env->segs[seg_reg];
 542     sc->selector = selector;
 543     sc->base = base;
 544     sc->limit = limit;
 545     sc->flags = flags;
 546
 547     /* update the hidden flags */
 548     {
 549         if (seg_reg == R_CS) {
 550 #ifdef TARGET_X86_64
 551             if ((env->hflags & HF_LMA_MASK) && (flags & DESC_L_MASK)) {
 552                 /* long mode */
 553                 env->hflags |= HF_CS32_MASK | HF_SS32_MASK | HF_CS64_MASK;
 554                 env->hflags &= ~(HF_ADDSEG_MASK);
 555             } else
 556 #endif
 557             {
 558                 /* legacy / compatibility case */
 559                 new_hflags = (env->segs[R_CS].flags & DESC_B_MASK)
 560                     >> (DESC_B_SHIFT - HF_CS32_SHIFT);
 561                 env->hflags = (env->hflags & ~(HF_CS32_MASK | HF_CS64_MASK)) |
 562                     new_hflags;
 563             }
 564         }
 565         new_hflags = (env->segs[R_SS].flags & DESC_B_MASK)
 566             >> (DESC_B_SHIFT - HF_SS32_SHIFT);
 567         if (env->hflags & HF_CS64_MASK) {
 568             /* zero base assumed for DS, ES and SS in long mode */
 569         } else if (!(env->cr[0] & CR0_PE_MASK) ||
 570                    (env->eflags & VM_MASK) ||
 571                    !(env->hflags & HF_CS32_MASK)) {
 572             /* XXX: try to avoid this test. The problem comes from the
 573                fact that is real mode or vm86 mode we only modify the
 574                'base' and 'selector' fields of the segment cache to go
 575                faster. A solution may be to force addseg to one in
 576                translate-i386.c. */
 577             new_hflags |= HF_ADDSEG_MASK;
 578         } else {
 579             new_hflags |= ((env->segs[R_DS].base |
 580                             env->segs[R_ES].base |
 581                             env->segs[R_SS].base) != 0) <<
 582                 HF_ADDSEG_SHIFT;
 583         }
 584         env->hflags = (env->hflags &
 585                        ~(HF_SS32_MASK | HF_ADDSEG_MASK)) | new_hflags;
 586     }
 587 }
 588
 589 /* wrapper, just in case memory mappings must be changed */
 590 static inline void cpu_x86_set_cpl(CPUX86State *s, int cpl)
 591 {
 592 #if HF_CPL_MASK == 3
 593     s->hflags = (s->hflags & ~HF_CPL_MASK) | cpl;
 594 #else
 595 #error HF_CPL_MASK is hardcoded
 596 #endif
 597 }
 598
 599 /* used for debug or cpu save/restore */
 600 void cpu_get_fp80(uint64_t *pmant, uint16_t *pexp, CPU86_LDouble f);
 601 CPU86_LDouble cpu_set_fp80(uint64_t mant, uint16_t upper);
 602
 603 /* the following helpers are only usable in user mode simulation as
 604    they can trigger unexpected exceptions */
 605 void cpu_x86_load_seg(CPUX86State *s, int seg_reg, int selector);
 606 void cpu_x86_fsave(CPUX86State *s, uint8_t *ptr, int data32);
 607 void cpu_x86_frstor(CPUX86State *s, uint8_t *ptr, int data32);
 608
 609 /* you can call this signal handler from your SIGBUS and SIGSEGV
 610    signal handlers to inform the virtual CPU of exceptions. non zero
 611    is returned if the signal was handled by the virtual CPU.  */
 612 struct siginfo;
 613 int cpu_x86_signal_handler(int host_signum, struct siginfo *info,
 614                            void *puc);
 615 void cpu_x86_set_a20(CPUX86State *env, int a20_state);
 616
 617 uint64_t cpu_get_tsc(CPUX86State *env);
 618
 619 void cpu_set_apic_base(CPUX86State *env, uint64_t val);
 620 uint64_t cpu_get_apic_base(CPUX86State *env);
 621 void cpu_set_apic_tpr(CPUX86State *env, uint8_t val);
 622 #ifndef NO_CPU_IO_DEFS
 623 uint8_t cpu_get_apic_tpr(CPUX86State *env);
 624 #endif
 625
 626 /* will be suppressed */
 627 void cpu_x86_update_cr0(CPUX86State *env, uint32_t new_cr0);
 628
 629 /* used to debug */
 630 #define X86_DUMP_FPU  0x0001 /* dump FPU state too */
 631 #define X86_DUMP_CCOP 0x0002 /* dump qemu flag cache */
 632
 633 #define TARGET_PAGE_BITS 12
 634 #include "cpu-all.h"
 635
 636 #endif /* CPU_I386_H */