git.maemo.org Git - qemu/blob - target-i386/cpu.h

   1 /*
   2  * i386 virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, write to the Free Software
  18  * Foundation, Inc., 51 Franklin Street, Fifth Floor, Boston MA  02110-1301 USA
  19  */
  20 #ifndef CPU_I386_H
  21 #define CPU_I386_H
  22
  23 #include "config.h"
  24
  25 #ifdef TARGET_X86_64
  26 #define TARGET_LONG_BITS 64
  27 #else
  28 #define TARGET_LONG_BITS 32
  29 #endif
  30
  31 /* target supports implicit self modifying code */
  32 #define TARGET_HAS_SMC
  33 /* support for self modifying code even if the modified instruction is
  34    close to the modifying instruction */
  35 #define TARGET_HAS_PRECISE_SMC
  36
  37 #define TARGET_HAS_ICE 1
  38
  39 #ifdef TARGET_X86_64
  40 #define ELF_MACHINE     EM_X86_64
  41 #else
  42 #define ELF_MACHINE     EM_386
  43 #endif
  44
  45 #define CPUState struct CPUX86State
  46
  47 #include "cpu-defs.h"
  48
  49 #include "softfloat.h"
  50
  51 #define R_EAX 0
  52 #define R_ECX 1
  53 #define R_EDX 2
  54 #define R_EBX 3
  55 #define R_ESP 4
  56 #define R_EBP 5
  57 #define R_ESI 6
  58 #define R_EDI 7
  59
  60 #define R_AL 0
  61 #define R_CL 1
  62 #define R_DL 2
  63 #define R_BL 3
  64 #define R_AH 4
  65 #define R_CH 5
  66 #define R_DH 6
  67 #define R_BH 7
  68
  69 #define R_ES 0
  70 #define R_CS 1
  71 #define R_SS 2
  72 #define R_DS 3
  73 #define R_FS 4
  74 #define R_GS 5
  75
  76 /* segment descriptor fields */
  77 #define DESC_G_MASK     (1 << 23)
  78 #define DESC_B_SHIFT    22
  79 #define DESC_B_MASK     (1 << DESC_B_SHIFT)
  80 #define DESC_L_SHIFT    21 /* x86_64 only : 64 bit code segment */
  81 #define DESC_L_MASK     (1 << DESC_L_SHIFT)
  82 #define DESC_AVL_MASK   (1 << 20)
  83 #define DESC_P_MASK     (1 << 15)
  84 #define DESC_DPL_SHIFT  13
  85 #define DESC_DPL_MASK   (3 << DESC_DPL_SHIFT)
  86 #define DESC_S_MASK     (1 << 12)
  87 #define DESC_TYPE_SHIFT 8
  88 #define DESC_TYPE_MASK  (15 << DESC_TYPE_SHIFT)
  89 #define DESC_A_MASK     (1 << 8)
  90
  91 #define DESC_CS_MASK    (1 << 11) /* 1=code segment 0=data segment */
  92 #define DESC_C_MASK     (1 << 10) /* code: conforming */
  93 #define DESC_R_MASK     (1 << 9)  /* code: readable */
  94
  95 #define DESC_E_MASK     (1 << 10) /* data: expansion direction */
  96 #define DESC_W_MASK     (1 << 9)  /* data: writable */
  97
  98 #define DESC_TSS_BUSY_MASK (1 << 9)
  99
 100 /* eflags masks */
 101 #define CC_C    0x0001
 102 #define CC_P    0x0004
 103 #define CC_A    0x0010
 104 #define CC_Z    0x0040
 105 #define CC_S    0x0080
 106 #define CC_O    0x0800
 107
 108 #define TF_SHIFT   8
 109 #define IOPL_SHIFT 12
 110 #define VM_SHIFT   17
 111
 112 #define TF_MASK                 0x00000100
 113 #define IF_MASK                 0x00000200
 114 #define DF_MASK                 0x00000400
 115 #define IOPL_MASK               0x00003000
 116 #define NT_MASK                 0x00004000
 117 #define RF_MASK                 0x00010000
 118 #define VM_MASK                 0x00020000
 119 #define AC_MASK                 0x00040000
 120 #define VIF_MASK                0x00080000
 121 #define VIP_MASK                0x00100000
 122 #define ID_MASK                 0x00200000
 123
 124 /* hidden flags - used internally by qemu to represent additional cpu
 125    states. Only the CPL, INHIBIT_IRQ, SMM and SVMI are not
 126    redundant. We avoid using the IOPL_MASK, TF_MASK and VM_MASK bit
 127    position to ease oring with eflags. */
 128 /* current cpl */
 129 #define HF_CPL_SHIFT         0
 130 /* true if soft mmu is being used */
 131 #define HF_SOFTMMU_SHIFT     2
 132 /* true if hardware interrupts must be disabled for next instruction */
 133 #define HF_INHIBIT_IRQ_SHIFT 3
 134 /* 16 or 32 segments */
 135 #define HF_CS32_SHIFT        4
 136 #define HF_SS32_SHIFT        5
 137 /* zero base for DS, ES and SS : can be '0' only in 32 bit CS segment */
 138 #define HF_ADDSEG_SHIFT      6
 139 /* copy of CR0.PE (protected mode) */
 140 #define HF_PE_SHIFT          7
 141 #define HF_TF_SHIFT          8 /* must be same as eflags */
 142 #define HF_MP_SHIFT          9 /* the order must be MP, EM, TS */
 143 #define HF_EM_SHIFT         10
 144 #define HF_TS_SHIFT         11
 145 #define HF_IOPL_SHIFT       12 /* must be same as eflags */
 146 #define HF_LMA_SHIFT        14 /* only used on x86_64: long mode active */
 147 #define HF_CS64_SHIFT       15 /* only used on x86_64: 64 bit code segment  */
 148 #define HF_RF_SHIFT         16 /* must be same as eflags */
 149 #define HF_VM_SHIFT         17 /* must be same as eflags */
 150 #define HF_SMM_SHIFT        19 /* CPU in SMM mode */
 151 #define HF_SVME_SHIFT       20 /* SVME enabled (copy of EFER.SVME) */
 152 #define HF_SVMI_SHIFT       21 /* SVM intercepts are active */
 153 #define HF_OSFXSR_SHIFT     22 /* CR4.OSFXSR */
 154
 155 #define HF_CPL_MASK          (3 << HF_CPL_SHIFT)
 156 #define HF_SOFTMMU_MASK      (1 << HF_SOFTMMU_SHIFT)
 157 #define HF_INHIBIT_IRQ_MASK  (1 << HF_INHIBIT_IRQ_SHIFT)
 158 #define HF_CS32_MASK         (1 << HF_CS32_SHIFT)
 159 #define HF_SS32_MASK         (1 << HF_SS32_SHIFT)
 160 #define HF_ADDSEG_MASK       (1 << HF_ADDSEG_SHIFT)
 161 #define HF_PE_MASK           (1 << HF_PE_SHIFT)
 162 #define HF_TF_MASK           (1 << HF_TF_SHIFT)
 163 #define HF_MP_MASK           (1 << HF_MP_SHIFT)
 164 #define HF_EM_MASK           (1 << HF_EM_SHIFT)
 165 #define HF_TS_MASK           (1 << HF_TS_SHIFT)
 166 #define HF_IOPL_MASK         (3 << HF_IOPL_SHIFT)
 167 #define HF_LMA_MASK          (1 << HF_LMA_SHIFT)
 168 #define HF_CS64_MASK         (1 << HF_CS64_SHIFT)
 169 #define HF_RF_MASK           (1 << HF_RF_SHIFT)
 170 #define HF_VM_MASK           (1 << HF_VM_SHIFT)
 171 #define HF_SMM_MASK          (1 << HF_SMM_SHIFT)
 172 #define HF_SVME_MASK         (1 << HF_SVME_SHIFT)
 173 #define HF_SVMI_MASK         (1 << HF_SVMI_SHIFT)
 174 #define HF_OSFXSR_MASK       (1 << HF_OSFXSR_SHIFT)
 175
 176 /* hflags2 */
 177
 178 #define HF2_GIF_SHIFT        0 /* if set CPU takes interrupts */
 179 #define HF2_HIF_SHIFT        1 /* value of IF_MASK when entering SVM */
 180 #define HF2_NMI_SHIFT        2 /* CPU serving NMI */
 181 #define HF2_VINTR_SHIFT      3 /* value of V_INTR_MASKING bit */
 182
 183 #define HF2_GIF_MASK          (1 << HF2_GIF_SHIFT)
 184 #define HF2_HIF_MASK          (1 << HF2_HIF_SHIFT)
 185 #define HF2_NMI_MASK          (1 << HF2_NMI_SHIFT)
 186 #define HF2_VINTR_MASK        (1 << HF2_VINTR_SHIFT)
 187
 188 #define CR0_PE_SHIFT 0
 189 #define CR0_MP_SHIFT 1
 190
 191 #define CR0_PE_MASK  (1 << 0)
 192 #define CR0_MP_MASK  (1 << 1)
 193 #define CR0_EM_MASK  (1 << 2)
 194 #define CR0_TS_MASK  (1 << 3)
 195 #define CR0_ET_MASK  (1 << 4)
 196 #define CR0_NE_MASK  (1 << 5)
 197 #define CR0_WP_MASK  (1 << 16)
 198 #define CR0_AM_MASK  (1 << 18)
 199 #define CR0_PG_MASK  (1 << 31)
 200
 201 #define CR4_VME_MASK  (1 << 0)
 202 #define CR4_PVI_MASK  (1 << 1)
 203 #define CR4_TSD_MASK  (1 << 2)
 204 #define CR4_DE_MASK   (1 << 3)
 205 #define CR4_PSE_MASK  (1 << 4)
 206 #define CR4_PAE_MASK  (1 << 5)
 207 #define CR4_PGE_MASK  (1 << 7)
 208 #define CR4_PCE_MASK  (1 << 8)
 209 #define CR4_OSFXSR_SHIFT 9
 210 #define CR4_OSFXSR_MASK (1 << CR4_OSFXSR_SHIFT)
 211 #define CR4_OSXMMEXCPT_MASK  (1 << 10)
 212
 213 #define DR6_BD          (1 << 13)
 214 #define DR6_BS          (1 << 14)
 215 #define DR6_BT          (1 << 15)
 216 #define DR6_FIXED_1     0xffff0ff0
 217
 218 #define DR7_GD          (1 << 13)
 219 #define DR7_TYPE_SHIFT  16
 220 #define DR7_LEN_SHIFT   18
 221 #define DR7_FIXED_1     0x00000400
 222
 223 #define PG_PRESENT_BIT  0
 224 #define PG_RW_BIT       1
 225 #define PG_USER_BIT     2
 226 #define PG_PWT_BIT      3
 227 #define PG_PCD_BIT      4
 228 #define PG_ACCESSED_BIT 5
 229 #define PG_DIRTY_BIT    6
 230 #define PG_PSE_BIT      7
 231 #define PG_GLOBAL_BIT   8
 232 #define PG_NX_BIT       63
 233
 234 #define PG_PRESENT_MASK  (1 << PG_PRESENT_BIT)
 235 #define PG_RW_MASK       (1 << PG_RW_BIT)
 236 #define PG_USER_MASK     (1 << PG_USER_BIT)
 237 #define PG_PWT_MASK      (1 << PG_PWT_BIT)
 238 #define PG_PCD_MASK      (1 << PG_PCD_BIT)
 239 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
 240 #define PG_DIRTY_MASK    (1 << PG_DIRTY_BIT)
 241 #define PG_PSE_MASK      (1 << PG_PSE_BIT)
 242 #define PG_GLOBAL_MASK   (1 << PG_GLOBAL_BIT)
 243 #define PG_NX_MASK       (1LL << PG_NX_BIT)
 244
 245 #define PG_ERROR_W_BIT     1
 246
 247 #define PG_ERROR_P_MASK    0x01
 248 #define PG_ERROR_W_MASK    (1 << PG_ERROR_W_BIT)
 249 #define PG_ERROR_U_MASK    0x04
 250 #define PG_ERROR_RSVD_MASK 0x08
 251 #define PG_ERROR_I_D_MASK  0x10
 252
 253 #define MSR_IA32_TSC                    0x10
 254 #define MSR_IA32_APICBASE               0x1b
 255 #define MSR_IA32_APICBASE_BSP           (1<<8)
 256 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
 257 #define MSR_IA32_APICBASE_BASE          (0xfffff<<12)
 258
 259 #define MSR_MTRRcap                     0xfe
 260 #define MSR_MTRRcap_VCNT                8
 261 #define MSR_MTRRcap_FIXRANGE_SUPPORT    (1 << 8)
 262 #define MSR_MTRRcap_WC_SUPPORTED        (1 << 10)
 263
 264 #define MSR_IA32_SYSENTER_CS            0x174
 265 #define MSR_IA32_SYSENTER_ESP           0x175
 266 #define MSR_IA32_SYSENTER_EIP           0x176
 267
 268 #define MSR_MCG_CAP                     0x179
 269 #define MSR_MCG_STATUS                  0x17a
 270 #define MSR_MCG_CTL                     0x17b
 271
 272 #define MSR_IA32_PERF_STATUS            0x198
 273
 274 #define MSR_MTRRphysBase(reg)           (0x200 + 2 * (reg))
 275 #define MSR_MTRRphysMask(reg)           (0x200 + 2 * (reg) + 1)
 276
 277 #define MSR_MTRRfix64K_00000            0x250
 278 #define MSR_MTRRfix16K_80000            0x258
 279 #define MSR_MTRRfix16K_A0000            0x259
 280 #define MSR_MTRRfix4K_C0000             0x268
 281 #define MSR_MTRRfix4K_C8000             0x269
 282 #define MSR_MTRRfix4K_D0000             0x26a
 283 #define MSR_MTRRfix4K_D8000             0x26b
 284 #define MSR_MTRRfix4K_E0000             0x26c
 285 #define MSR_MTRRfix4K_E8000             0x26d
 286 #define MSR_MTRRfix4K_F0000             0x26e
 287 #define MSR_MTRRfix4K_F8000             0x26f
 288
 289 #define MSR_PAT                         0x277
 290
 291 #define MSR_MTRRdefType                 0x2ff
 292
 293 #define MSR_EFER                        0xc0000080
 294
 295 #define MSR_EFER_SCE   (1 << 0)
 296 #define MSR_EFER_LME   (1 << 8)
 297 #define MSR_EFER_LMA   (1 << 10)
 298 #define MSR_EFER_NXE   (1 << 11)
 299 #define MSR_EFER_SVME  (1 << 12)
 300 #define MSR_EFER_FFXSR (1 << 14)
 301
 302 #define MSR_STAR                        0xc0000081
 303 #define MSR_LSTAR                       0xc0000082
 304 #define MSR_CSTAR                       0xc0000083
 305 #define MSR_FMASK                       0xc0000084
 306 #define MSR_FSBASE                      0xc0000100
 307 #define MSR_GSBASE                      0xc0000101
 308 #define MSR_KERNELGSBASE                0xc0000102
 309
 310 #define MSR_VM_HSAVE_PA                 0xc0010117
 311
 312 /* cpuid_features bits */
 313 #define CPUID_FP87 (1 << 0)
 314 #define CPUID_VME  (1 << 1)
 315 #define CPUID_DE   (1 << 2)
 316 #define CPUID_PSE  (1 << 3)
 317 #define CPUID_TSC  (1 << 4)
 318 #define CPUID_MSR  (1 << 5)
 319 #define CPUID_PAE  (1 << 6)
 320 #define CPUID_MCE  (1 << 7)
 321 #define CPUID_CX8  (1 << 8)
 322 #define CPUID_APIC (1 << 9)
 323 #define CPUID_SEP  (1 << 11) /* sysenter/sysexit */
 324 #define CPUID_MTRR (1 << 12)
 325 #define CPUID_PGE  (1 << 13)
 326 #define CPUID_MCA  (1 << 14)
 327 #define CPUID_CMOV (1 << 15)
 328 #define CPUID_PAT  (1 << 16)
 329 #define CPUID_PSE36   (1 << 17)
 330 #define CPUID_PN   (1 << 18)
 331 #define CPUID_CLFLUSH (1 << 19)
 332 #define CPUID_DTS (1 << 21)
 333 #define CPUID_ACPI (1 << 22)
 334 #define CPUID_MMX  (1 << 23)
 335 #define CPUID_FXSR (1 << 24)
 336 #define CPUID_SSE  (1 << 25)
 337 #define CPUID_SSE2 (1 << 26)
 338 #define CPUID_SS (1 << 27)
 339 #define CPUID_HT (1 << 28)
 340 #define CPUID_TM (1 << 29)
 341 #define CPUID_IA64 (1 << 30)
 342 #define CPUID_PBE (1 << 31)
 343
 344 #define CPUID_EXT_SSE3     (1 << 0)
 345 #define CPUID_EXT_DTES64   (1 << 2)
 346 #define CPUID_EXT_MONITOR  (1 << 3)
 347 #define CPUID_EXT_DSCPL    (1 << 4)
 348 #define CPUID_EXT_VMX      (1 << 5)
 349 #define CPUID_EXT_SMX      (1 << 6)
 350 #define CPUID_EXT_EST      (1 << 7)
 351 #define CPUID_EXT_TM2      (1 << 8)
 352 #define CPUID_EXT_SSSE3    (1 << 9)
 353 #define CPUID_EXT_CID      (1 << 10)
 354 #define CPUID_EXT_CX16     (1 << 13)
 355 #define CPUID_EXT_XTPR     (1 << 14)
 356 #define CPUID_EXT_PDCM     (1 << 15)
 357 #define CPUID_EXT_DCA      (1 << 18)
 358 #define CPUID_EXT_SSE41    (1 << 19)
 359 #define CPUID_EXT_SSE42    (1 << 20)
 360 #define CPUID_EXT_X2APIC   (1 << 21)
 361 #define CPUID_EXT_MOVBE    (1 << 22)
 362 #define CPUID_EXT_POPCNT   (1 << 23)
 363 #define CPUID_EXT_XSAVE    (1 << 26)
 364 #define CPUID_EXT_OSXSAVE  (1 << 27)
 365 #define CPUID_EXT_HYPERVISOR  (1 << 31)
 366
 367 #define CPUID_EXT2_SYSCALL (1 << 11)
 368 #define CPUID_EXT2_MP      (1 << 19)
 369 #define CPUID_EXT2_NX      (1 << 20)
 370 #define CPUID_EXT2_MMXEXT  (1 << 22)
 371 #define CPUID_EXT2_FFXSR   (1 << 25)
 372 #define CPUID_EXT2_PDPE1GB (1 << 26)
 373 #define CPUID_EXT2_RDTSCP  (1 << 27)
 374 #define CPUID_EXT2_LM      (1 << 29)
 375 #define CPUID_EXT2_3DNOWEXT (1 << 30)
 376 #define CPUID_EXT2_3DNOW   (1 << 31)
 377
 378 #define CPUID_EXT3_LAHF_LM (1 << 0)
 379 #define CPUID_EXT3_CMP_LEG (1 << 1)
 380 #define CPUID_EXT3_SVM     (1 << 2)
 381 #define CPUID_EXT3_EXTAPIC (1 << 3)
 382 #define CPUID_EXT3_CR8LEG  (1 << 4)
 383 #define CPUID_EXT3_ABM     (1 << 5)
 384 #define CPUID_EXT3_SSE4A   (1 << 6)
 385 #define CPUID_EXT3_MISALIGNSSE (1 << 7)
 386 #define CPUID_EXT3_3DNOWPREFETCH (1 << 8)
 387 #define CPUID_EXT3_OSVW    (1 << 9)
 388 #define CPUID_EXT3_IBS     (1 << 10)
 389 #define CPUID_EXT3_SKINIT  (1 << 12)
 390
 391 #define CPUID_VENDOR_INTEL_1 0x756e6547 /* "Genu" */
 392 #define CPUID_VENDOR_INTEL_2 0x49656e69 /* "ineI" */
 393 #define CPUID_VENDOR_INTEL_3 0x6c65746e /* "ntel" */
 394
 395 #define CPUID_VENDOR_AMD_1   0x68747541 /* "Auth" */
 396 #define CPUID_VENDOR_AMD_2   0x69746e65 /* "enti" */
 397 #define CPUID_VENDOR_AMD_3   0x444d4163 /* "cAMD" */
 398
 399 #define CPUID_MWAIT_IBE     (1 << 1) /* Interrupts can exit capability */
 400 #define CPUID_MWAIT_EMX     (1 << 0) /* enumeration supported */
 401
 402 #define EXCP00_DIVZ     0
 403 #define EXCP01_DB       1
 404 #define EXCP02_NMI      2
 405 #define EXCP03_INT3     3
 406 #define EXCP04_INTO     4
 407 #define EXCP05_BOUND    5
 408 #define EXCP06_ILLOP    6
 409 #define EXCP07_PREX     7
 410 #define EXCP08_DBLE     8
 411 #define EXCP09_XERR     9
 412 #define EXCP0A_TSS      10
 413 #define EXCP0B_NOSEG    11
 414 #define EXCP0C_STACK    12
 415 #define EXCP0D_GPF      13
 416 #define EXCP0E_PAGE     14
 417 #define EXCP10_COPR     16
 418 #define EXCP11_ALGN     17
 419 #define EXCP12_MCHK     18
 420
 421 #define EXCP_SYSCALL    0x100 /* only happens in user only emulation
 422                                  for syscall instruction */
 423
 424 enum {
 425     CC_OP_DYNAMIC, /* must use dynamic code to get cc_op */
 426     CC_OP_EFLAGS,  /* all cc are explicitly computed, CC_SRC = flags */
 427
 428     CC_OP_MULB, /* modify all flags, C, O = (CC_SRC != 0) */
 429     CC_OP_MULW,
 430     CC_OP_MULL,
 431     CC_OP_MULQ,
 432
 433     CC_OP_ADDB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 434     CC_OP_ADDW,
 435     CC_OP_ADDL,
 436     CC_OP_ADDQ,
 437
 438     CC_OP_ADCB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 439     CC_OP_ADCW,
 440     CC_OP_ADCL,
 441     CC_OP_ADCQ,
 442
 443     CC_OP_SUBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 444     CC_OP_SUBW,
 445     CC_OP_SUBL,
 446     CC_OP_SUBQ,
 447
 448     CC_OP_SBBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 449     CC_OP_SBBW,
 450     CC_OP_SBBL,
 451     CC_OP_SBBQ,
 452
 453     CC_OP_LOGICB, /* modify all flags, CC_DST = res */
 454     CC_OP_LOGICW,
 455     CC_OP_LOGICL,
 456     CC_OP_LOGICQ,
 457
 458     CC_OP_INCB, /* modify all flags except, CC_DST = res, CC_SRC = C */
 459     CC_OP_INCW,
 460     CC_OP_INCL,
 461     CC_OP_INCQ,
 462
 463     CC_OP_DECB, /* modify all flags except, CC_DST = res, CC_SRC = C  */
 464     CC_OP_DECW,
 465     CC_OP_DECL,
 466     CC_OP_DECQ,
 467
 468     CC_OP_SHLB, /* modify all flags, CC_DST = res, CC_SRC.msb = C */
 469     CC_OP_SHLW,
 470     CC_OP_SHLL,
 471     CC_OP_SHLQ,
 472
 473     CC_OP_SARB, /* modify all flags, CC_DST = res, CC_SRC.lsb = C */
 474     CC_OP_SARW,
 475     CC_OP_SARL,
 476     CC_OP_SARQ,
 477
 478     CC_OP_NB,
 479 };
 480
 481 #ifdef FLOATX80
 482 #define USE_X86LDOUBLE
 483 #endif
 484
 485 #ifdef USE_X86LDOUBLE
 486 typedef floatx80 CPU86_LDouble;
 487 #else
 488 typedef float64 CPU86_LDouble;
 489 #endif
 490
 491 typedef struct SegmentCache {
 492     uint32_t selector;
 493     target_ulong base;
 494     uint32_t limit;
 495     uint32_t flags;
 496 } SegmentCache;
 497
 498 typedef union {
 499     uint8_t _b[16];
 500     uint16_t _w[8];
 501     uint32_t _l[4];
 502     uint64_t _q[2];
 503     float32 _s[4];
 504     float64 _d[2];
 505 } XMMReg;
 506
 507 typedef union {
 508     uint8_t _b[8];
 509     uint16_t _w[4];
 510     uint32_t _l[2];
 511     float32 _s[2];
 512     uint64_t q;
 513 } MMXReg;
 514
 515 #ifdef WORDS_BIGENDIAN
 516 #define XMM_B(n) _b[15 - (n)]
 517 #define XMM_W(n) _w[7 - (n)]
 518 #define XMM_L(n) _l[3 - (n)]
 519 #define XMM_S(n) _s[3 - (n)]
 520 #define XMM_Q(n) _q[1 - (n)]
 521 #define XMM_D(n) _d[1 - (n)]
 522
 523 #define MMX_B(n) _b[7 - (n)]
 524 #define MMX_W(n) _w[3 - (n)]
 525 #define MMX_L(n) _l[1 - (n)]
 526 #define MMX_S(n) _s[1 - (n)]
 527 #else
 528 #define XMM_B(n) _b[n]
 529 #define XMM_W(n) _w[n]
 530 #define XMM_L(n) _l[n]
 531 #define XMM_S(n) _s[n]
 532 #define XMM_Q(n) _q[n]
 533 #define XMM_D(n) _d[n]
 534
 535 #define MMX_B(n) _b[n]
 536 #define MMX_W(n) _w[n]
 537 #define MMX_L(n) _l[n]
 538 #define MMX_S(n) _s[n]
 539 #endif
 540 #define MMX_Q(n) q
 541
 542 #ifdef TARGET_X86_64
 543 #define CPU_NB_REGS 16
 544 #else
 545 #define CPU_NB_REGS 8
 546 #endif
 547
 548 #define NB_MMU_MODES 2
 549
 550 typedef struct CPUX86State {
 551     /* standard registers */
 552     target_ulong regs[CPU_NB_REGS];
 553     target_ulong eip;
 554     target_ulong eflags; /* eflags register. During CPU emulation, CC
 555                         flags and DF are set to zero because they are
 556                         stored elsewhere */
 557
 558     /* emulator internal eflags handling */
 559     target_ulong cc_src;
 560     target_ulong cc_dst;
 561     uint32_t cc_op;
 562     int32_t df; /* D flag : 1 if D = 0, -1 if D = 1 */
 563     uint32_t hflags; /* TB flags, see HF_xxx constants. These flags
 564                         are known at translation time. */
 565     uint32_t hflags2; /* various other flags, see HF2_xxx constants. */
 566
 567     /* segments */
 568     SegmentCache segs[6]; /* selector values */
 569     SegmentCache ldt;
 570     SegmentCache tr;
 571     SegmentCache gdt; /* only base and limit are used */
 572     SegmentCache idt; /* only base and limit are used */
 573
 574     target_ulong cr[5]; /* NOTE: cr1 is unused */
 575     uint64_t a20_mask;
 576
 577     /* FPU state */
 578     unsigned int fpstt; /* top of stack index */
 579     unsigned int fpus;
 580     unsigned int fpuc;
 581     uint8_t fptags[8];   /* 0 = valid, 1 = empty */
 582     union {
 583 #ifdef USE_X86LDOUBLE
 584         CPU86_LDouble d __attribute__((aligned(16)));
 585 #else
 586         CPU86_LDouble d;
 587 #endif
 588         MMXReg mmx;
 589     } fpregs[8];
 590
 591     /* emulator internal variables */
 592     float_status fp_status;
 593     CPU86_LDouble ft0;
 594
 595     float_status mmx_status; /* for 3DNow! float ops */
 596     float_status sse_status;
 597     uint32_t mxcsr;
 598     XMMReg xmm_regs[CPU_NB_REGS];
 599     XMMReg xmm_t0;
 600     MMXReg mmx_t0;
 601     target_ulong cc_tmp; /* temporary for rcr/rcl */
 602
 603     /* sysenter registers */
 604     uint32_t sysenter_cs;
 605     target_ulong sysenter_esp;
 606     target_ulong sysenter_eip;
 607     uint64_t efer;
 608     uint64_t star;
 609
 610     uint64_t vm_hsave;
 611     uint64_t vm_vmcb;
 612     uint64_t tsc_offset;
 613     uint64_t intercept;
 614     uint16_t intercept_cr_read;
 615     uint16_t intercept_cr_write;
 616     uint16_t intercept_dr_read;
 617     uint16_t intercept_dr_write;
 618     uint32_t intercept_exceptions;
 619     uint8_t v_tpr;
 620
 621 #ifdef TARGET_X86_64
 622     target_ulong lstar;
 623     target_ulong cstar;
 624     target_ulong fmask;
 625     target_ulong kernelgsbase;
 626 #endif
 627
 628     uint64_t tsc;
 629
 630     uint64_t pat;
 631
 632     /* exception/interrupt handling */
 633     int error_code;
 634     int exception_is_int;
 635     target_ulong exception_next_eip;
 636     target_ulong dr[8]; /* debug registers */
 637     union {
 638         CPUBreakpoint *cpu_breakpoint[4];
 639         CPUWatchpoint *cpu_watchpoint[4];
 640     }; /* break/watchpoints for dr[0..3] */
 641     uint32_t smbase;
 642     int old_exception;  /* exception in flight */
 643
 644     CPU_COMMON
 645
 646     /* processor features (e.g. for CPUID insn) */
 647     uint32_t cpuid_level;
 648     uint32_t cpuid_vendor1;
 649     uint32_t cpuid_vendor2;
 650     uint32_t cpuid_vendor3;
 651     uint32_t cpuid_version;
 652     uint32_t cpuid_features;
 653     uint32_t cpuid_ext_features;
 654     uint32_t cpuid_xlevel;
 655     uint32_t cpuid_model[12];
 656     uint32_t cpuid_ext2_features;
 657     uint32_t cpuid_ext3_features;
 658     uint32_t cpuid_apic_id;
 659     int cpuid_vendor_override;
 660
 661     /* MTRRs */
 662     uint64_t mtrr_fixed[11];
 663     uint64_t mtrr_deftype;
 664     struct {
 665         uint64_t base;
 666         uint64_t mask;
 667     } mtrr_var[8];
 668
 669 #ifdef CONFIG_KQEMU
 670     int kqemu_enabled;
 671     int last_io_time;
 672 #endif
 673
 674     /* For KVM */
 675     uint64_t interrupt_bitmap[256 / 64];
 676     uint32_t mp_state;
 677
 678     /* in order to simplify APIC support, we leave this pointer to the
 679        user */
 680     struct APICState *apic_state;
 681 } CPUX86State;
 682
 683 CPUX86State *cpu_x86_init(const char *cpu_model);
 684 int cpu_x86_exec(CPUX86State *s);
 685 void cpu_x86_close(CPUX86State *s);
 686 void x86_cpu_list (FILE *f, int (*cpu_fprintf)(FILE *f, const char *fmt,
 687                                                  ...));
 688 int cpu_get_pic_interrupt(CPUX86State *s);
 689 /* MSDOS compatibility mode FPU exception support */
 690 void cpu_set_ferr(CPUX86State *s);
 691
 692 /* this function must always be used to load data in the segment
 693    cache: it synchronizes the hflags with the segment cache values */
 694 static inline void cpu_x86_load_seg_cache(CPUX86State *env,
 695                                           int seg_reg, unsigned int selector,
 696                                           target_ulong base,
 697                                           unsigned int limit,
 698                                           unsigned int flags)
 699 {
 700     SegmentCache *sc;
 701     unsigned int new_hflags;
 702
 703     sc = &env->segs[seg_reg];
 704     sc->selector = selector;
 705     sc->base = base;
 706     sc->limit = limit;
 707     sc->flags = flags;
 708
 709     /* update the hidden flags */
 710     {
 711         if (seg_reg == R_CS) {
 712 #ifdef TARGET_X86_64
 713             if ((env->hflags & HF_LMA_MASK) && (flags & DESC_L_MASK)) {
 714                 /* long mode */
 715                 env->hflags |= HF_CS32_MASK | HF_SS32_MASK | HF_CS64_MASK;
 716                 env->hflags &= ~(HF_ADDSEG_MASK);
 717             } else
 718 #endif
 719             {
 720                 /* legacy / compatibility case */
 721                 new_hflags = (env->segs[R_CS].flags & DESC_B_MASK)
 722                     >> (DESC_B_SHIFT - HF_CS32_SHIFT);
 723                 env->hflags = (env->hflags & ~(HF_CS32_MASK | HF_CS64_MASK)) |
 724                     new_hflags;
 725             }
 726         }
 727         new_hflags = (env->segs[R_SS].flags & DESC_B_MASK)
 728             >> (DESC_B_SHIFT - HF_SS32_SHIFT);
 729         if (env->hflags & HF_CS64_MASK) {
 730             /* zero base assumed for DS, ES and SS in long mode */
 731         } else if (!(env->cr[0] & CR0_PE_MASK) ||
 732                    (env->eflags & VM_MASK) ||
 733                    !(env->hflags & HF_CS32_MASK)) {
 734             /* XXX: try to avoid this test. The problem comes from the
 735                fact that is real mode or vm86 mode we only modify the
 736                'base' and 'selector' fields of the segment cache to go
 737                faster. A solution may be to force addseg to one in
 738                translate-i386.c. */
 739             new_hflags |= HF_ADDSEG_MASK;
 740         } else {
 741             new_hflags |= ((env->segs[R_DS].base |
 742                             env->segs[R_ES].base |
 743                             env->segs[R_SS].base) != 0) <<
 744                 HF_ADDSEG_SHIFT;
 745         }
 746         env->hflags = (env->hflags &
 747                        ~(HF_SS32_MASK | HF_ADDSEG_MASK)) | new_hflags;
 748     }
 749 }
 750
 751 /* wrapper, just in case memory mappings must be changed */
 752 static inline void cpu_x86_set_cpl(CPUX86State *s, int cpl)
 753 {
 754 #if HF_CPL_MASK == 3
 755     s->hflags = (s->hflags & ~HF_CPL_MASK) | cpl;
 756 #else
 757 #error HF_CPL_MASK is hardcoded
 758 #endif
 759 }
 760
 761 /* op_helper.c */
 762 /* used for debug or cpu save/restore */
 763 void cpu_get_fp80(uint64_t *pmant, uint16_t *pexp, CPU86_LDouble f);
 764 CPU86_LDouble cpu_set_fp80(uint64_t mant, uint16_t upper);
 765
 766 /* cpu-exec.c */
 767 /* the following helpers are only usable in user mode simulation as
 768    they can trigger unexpected exceptions */
 769 void cpu_x86_load_seg(CPUX86State *s, int seg_reg, int selector);
 770 void cpu_x86_fsave(CPUX86State *s, target_ulong ptr, int data32);
 771 void cpu_x86_frstor(CPUX86State *s, target_ulong ptr, int data32);
 772
 773 /* you can call this signal handler from your SIGBUS and SIGSEGV
 774    signal handlers to inform the virtual CPU of exceptions. non zero
 775    is returned if the signal was handled by the virtual CPU.  */
 776 int cpu_x86_signal_handler(int host_signum, void *pinfo,
 777                            void *puc);
 778
 779 /* helper.c */
 780 int cpu_x86_handle_mmu_fault(CPUX86State *env, target_ulong addr,
 781                              int is_write, int mmu_idx, int is_softmmu);
 782 void cpu_x86_set_a20(CPUX86State *env, int a20_state);
 783 void cpu_x86_cpuid(CPUX86State *env, uint32_t index, uint32_t count,
 784                    uint32_t *eax, uint32_t *ebx,
 785                    uint32_t *ecx, uint32_t *edx);
 786
 787 static inline int hw_breakpoint_enabled(unsigned long dr7, int index)
 788 {
 789     return (dr7 >> (index * 2)) & 3;
 790 }
 791
 792 static inline int hw_breakpoint_type(unsigned long dr7, int index)
 793 {
 794     return (dr7 >> (DR7_TYPE_SHIFT + (index * 2))) & 3;
 795 }
 796
 797 static inline int hw_breakpoint_len(unsigned long dr7, int index)
 798 {
 799     int len = ((dr7 >> (DR7_LEN_SHIFT + (index * 2))) & 3);
 800     return (len == 2) ? 8 : len + 1;
 801 }
 802
 803 void hw_breakpoint_insert(CPUX86State *env, int index);
 804 void hw_breakpoint_remove(CPUX86State *env, int index);
 805 int check_hw_breakpoints(CPUX86State *env, int force_dr6_update);
 806
 807 /* will be suppressed */
 808 void cpu_x86_update_cr0(CPUX86State *env, uint32_t new_cr0);
 809 void cpu_x86_update_cr3(CPUX86State *env, target_ulong new_cr3);
 810 void cpu_x86_update_cr4(CPUX86State *env, uint32_t new_cr4);
 811
 812 /* hw/apic.c */
 813 void cpu_set_apic_base(CPUX86State *env, uint64_t val);
 814 uint64_t cpu_get_apic_base(CPUX86State *env);
 815 void cpu_set_apic_tpr(CPUX86State *env, uint8_t val);
 816 #ifndef NO_CPU_IO_DEFS
 817 uint8_t cpu_get_apic_tpr(CPUX86State *env);
 818 #endif
 819
 820 /* hw/pc.c */
 821 void cpu_smm_update(CPUX86State *env);
 822 uint64_t cpu_get_tsc(CPUX86State *env);
 823
 824 /* used to debug */
 825 #define X86_DUMP_FPU  0x0001 /* dump FPU state too */
 826 #define X86_DUMP_CCOP 0x0002 /* dump qemu flag cache */
 827
 828 #ifdef CONFIG_KQEMU
 829 static inline int cpu_get_time_fast(void)
 830 {
 831     int low, high;
 832     asm volatile("rdtsc" : "=a" (low), "=d" (high));
 833     return low;
 834 }
 835 #endif
 836
 837 #define TARGET_PAGE_BITS 12
 838
 839 #define cpu_init cpu_x86_init
 840 #define cpu_exec cpu_x86_exec
 841 #define cpu_gen_code cpu_x86_gen_code
 842 #define cpu_signal_handler cpu_x86_signal_handler
 843 #define cpu_list x86_cpu_list
 844
 845 #define CPU_SAVE_VERSION 9
 846
 847 /* MMU modes definitions */
 848 #define MMU_MODE0_SUFFIX _kernel
 849 #define MMU_MODE1_SUFFIX _user
 850 #define MMU_USER_IDX 1
 851 static inline int cpu_mmu_index (CPUState *env)
 852 {
 853     return (env->hflags & HF_CPL_MASK) == 3 ? 1 : 0;
 854 }
 855
 856 /* translate.c */
 857 void optimize_flags_init(void);
 858
 859 typedef struct CCTable {
 860     int (*compute_all)(void); /* return all the flags */
 861     int (*compute_c)(void);  /* return the C flag */
 862 } CCTable;
 863
 864 #if defined(CONFIG_USER_ONLY)
 865 static inline void cpu_clone_regs(CPUState *env, target_ulong newsp)
 866 {
 867     if (newsp)
 868         env->regs[R_ESP] = newsp;
 869     env->regs[R_EAX] = 0;
 870 }
 871 #endif
 872
 873 #include "cpu-all.h"
 874 #include "exec-all.h"
 875
 876 #include "svm.h"
 877
 878 static inline void cpu_pc_from_tb(CPUState *env, TranslationBlock *tb)
 879 {
 880     env->eip = tb->pc - tb->cs_base;
 881 }
 882
 883 static inline void cpu_get_tb_cpu_state(CPUState *env, target_ulong *pc,
 884                                         target_ulong *cs_base, int *flags)
 885 {
 886     *cs_base = env->segs[R_CS].base;
 887     *pc = *cs_base + env->eip;
 888     *flags = env->hflags |
 889         (env->eflags & (IOPL_MASK | TF_MASK | RF_MASK | VM_MASK));
 890 }
 891
 892 void apic_init_reset(CPUState *env);
 893 void apic_sipi(CPUState *env);
 894 void do_cpu_init(CPUState *env);
 895 void do_cpu_sipi(CPUState *env);
 896 #endif /* CPU_I386_H */