target-sh4: add SH7785 as CPU option
[qemu] / target-sh4 / cpu.h
1 /*
2  *  SH4 emulation
3  *
4  *  Copyright (c) 2005 Samuel Tardieu
5  *
6  * This library is free software; you can redistribute it and/or
7  * modify it under the terms of the GNU Lesser General Public
8  * License as published by the Free Software Foundation; either
9  * version 2 of the License, or (at your option) any later version.
10  *
11  * This library is distributed in the hope that it will be useful,
12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
14  * Lesser General Public License for more details.
15  *
16  * You should have received a copy of the GNU Lesser General Public
17  * License along with this library; if not, write to the Free Software
18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
19  */
20 #ifndef _CPU_SH4_H
21 #define _CPU_SH4_H
22
23 #include "config.h"
24
25 #define TARGET_LONG_BITS 32
26 #define TARGET_HAS_ICE 1
27
28 #define ELF_MACHINE     EM_SH
29
30 /* CPU Subtypes */
31 #define SH_CPU_SH7750  (1 << 0)
32 #define SH_CPU_SH7750S (1 << 1)
33 #define SH_CPU_SH7750R (1 << 2)
34 #define SH_CPU_SH7751  (1 << 3)
35 #define SH_CPU_SH7751R (1 << 4)
36 #define SH_CPU_SH7785  (1 << 5)
37 #define SH_CPU_SH7750_ALL (SH_CPU_SH7750 | SH_CPU_SH7750S | SH_CPU_SH7750R)
38 #define SH_CPU_SH7751_ALL (SH_CPU_SH7751 | SH_CPU_SH7751R)
39
40 #include "cpu-defs.h"
41
42 #include "softfloat.h"
43
44 #define TARGET_PAGE_BITS 12     /* 4k XXXXX */
45
46 #define SR_MD (1 << 30)
47 #define SR_RB (1 << 29)
48 #define SR_BL (1 << 28)
49 #define SR_FD (1 << 15)
50 #define SR_M  (1 << 9)
51 #define SR_Q  (1 << 8)
52 #define SR_S  (1 << 1)
53 #define SR_T  (1 << 0)
54
55 #define FPSCR_FR (1 << 21)
56 #define FPSCR_SZ (1 << 20)
57 #define FPSCR_PR (1 << 19)
58 #define FPSCR_DN (1 << 18)
59 #define DELAY_SLOT             (1 << 0)
60 #define DELAY_SLOT_CONDITIONAL (1 << 1)
61 #define DELAY_SLOT_TRUE        (1 << 2)
62 #define DELAY_SLOT_CLEARME     (1 << 3)
63 /* The dynamic value of the DELAY_SLOT_TRUE flag determines whether the jump
64  * after the delay slot should be taken or not. It is calculated from SR_T.
65  *
66  * It is unclear if it is permitted to modify the SR_T flag in a delay slot.
67  * The use of DELAY_SLOT_TRUE flag makes us accept such SR_T modification.
68  */
69
70 /* XXXXX The structure could be made more compact */
71 typedef struct tlb_t {
72     uint8_t asid;               /* address space identifier */
73     uint32_t vpn;               /* virtual page number */
74     uint8_t v;                  /* validity */
75     uint32_t ppn;               /* physical page number */
76     uint8_t sz;                 /* page size */
77     uint32_t size;              /* cached page size in bytes */
78     uint8_t sh;                 /* share status */
79     uint8_t c;                  /* cacheability */
80     uint8_t pr;                 /* protection key */
81     uint8_t d;                  /* dirty */
82     uint8_t wt;                 /* write through */
83     uint8_t sa;                 /* space attribute (PCMCIA) */
84     uint8_t tc;                 /* timing control */
85 } tlb_t;
86
87 #define UTLB_SIZE 64
88 #define ITLB_SIZE 4
89
90 #define NB_MMU_MODES 2
91
92 typedef struct CPUSH4State {
93     int id;                     /* CPU model */
94
95     uint32_t flags;             /* general execution flags */
96     uint32_t gregs[24];         /* general registers */
97     float32 fregs[32];          /* floating point registers */
98     uint32_t sr;                /* status register */
99     uint32_t ssr;               /* saved status register */
100     uint32_t spc;               /* saved program counter */
101     uint32_t gbr;               /* global base register */
102     uint32_t vbr;               /* vector base register */
103     uint32_t sgr;               /* saved global register 15 */
104     uint32_t dbr;               /* debug base register */
105     uint32_t pc;                /* program counter */
106     uint32_t delayed_pc;        /* target of delayed jump */
107     uint32_t mach;              /* multiply and accumulate high */
108     uint32_t macl;              /* multiply and accumulate low */
109     uint32_t pr;                /* procedure register */
110     uint32_t fpscr;             /* floating point status/control register */
111     uint32_t fpul;              /* floating point communication register */
112
113     /* float point status register */
114     float_status fp_status;
115
116     /* Those belong to the specific unit (SH7750) but are handled here */
117     uint32_t mmucr;             /* MMU control register */
118     uint32_t pteh;              /* page table entry high register */
119     uint32_t ptel;              /* page table entry low register */
120     uint32_t ptea;              /* page table entry assistance register */
121     uint32_t ttb;               /* tranlation table base register */
122     uint32_t tea;               /* TLB exception address register */
123     uint32_t tra;               /* TRAPA exception register */
124     uint32_t expevt;            /* exception event register */
125     uint32_t intevt;            /* interrupt event register */
126
127     uint32_t pvr;               /* Processor Version Register */
128     uint32_t prr;               /* Processor Revision Register */
129     uint32_t cvr;               /* Cache Version Register */
130
131      CPU_COMMON tlb_t utlb[UTLB_SIZE];  /* unified translation table */
132     tlb_t itlb[ITLB_SIZE];      /* instruction translation table */
133     void *intc_handle;
134     int intr_at_halt;           /* SR_BL ignored during sleep */
135 } CPUSH4State;
136
137 CPUSH4State *cpu_sh4_init(const char *cpu_model);
138 int cpu_sh4_exec(CPUSH4State * s);
139 int cpu_sh4_signal_handler(int host_signum, void *pinfo,
140                            void *puc);
141 int cpu_sh4_handle_mmu_fault(CPUSH4State * env, target_ulong address, int rw,
142                              int mmu_idx, int is_softmmu);
143 void do_interrupt(CPUSH4State * env);
144
145 void sh4_cpu_list(FILE *f, int (*cpu_fprintf)(FILE *f, const char *fmt, ...));
146 void cpu_sh4_write_mmaped_utlb_addr(CPUSH4State *s, target_phys_addr_t addr,
147                                     uint32_t mem_value);
148
149 static inline void cpu_set_tls(CPUSH4State *env, target_ulong newtls)
150 {
151   env->gbr = newtls;
152 }
153
154 #include "softfloat.h"
155
156 #define CPUState CPUSH4State
157 #define cpu_init cpu_sh4_init
158 #define cpu_exec cpu_sh4_exec
159 #define cpu_gen_code cpu_sh4_gen_code
160 #define cpu_signal_handler cpu_sh4_signal_handler
161 #define cpu_list sh4_cpu_list
162
163 /* MMU modes definitions */
164 #define MMU_MODE0_SUFFIX _kernel
165 #define MMU_MODE1_SUFFIX _user
166 #define MMU_USER_IDX 1
167 static inline int cpu_mmu_index (CPUState *env)
168 {
169     return (env->sr & SR_MD) == 0 ? 1 : 0;
170 }
171
172 #if defined(CONFIG_USER_ONLY)
173 static inline void cpu_clone_regs(CPUState *env, target_ulong newsp)
174 {
175     if (newsp)
176         env->gregs[15] = newsp;
177     env->gregs[0] = 0;
178 }
179 #endif
180
181 #include "cpu-all.h"
182 #include "exec-all.h"
183
184 /* Memory access type */
185 enum {
186     /* Privilege */
187     ACCESS_PRIV = 0x01,
188     /* Direction */
189     ACCESS_WRITE = 0x02,
190     /* Type of instruction */
191     ACCESS_CODE = 0x10,
192     ACCESS_INT = 0x20
193 };
194
195 /* MMU control register */
196 #define MMUCR    0x1F000010
197 #define MMUCR_AT (1<<0)
198 #define MMUCR_SV (1<<8)
199 #define MMUCR_URC_BITS (6)
200 #define MMUCR_URC_OFFSET (10)
201 #define MMUCR_URC_SIZE (1 << MMUCR_URC_BITS)
202 #define MMUCR_URC_MASK (((MMUCR_URC_SIZE) - 1) << MMUCR_URC_OFFSET)
203 static inline int cpu_mmucr_urc (uint32_t mmucr)
204 {
205     return ((mmucr & MMUCR_URC_MASK) >> MMUCR_URC_OFFSET);
206 }
207
208 /* PTEH : Page Translation Entry High register */
209 #define PTEH_ASID_BITS (8)
210 #define PTEH_ASID_SIZE (1 << PTEH_ASID_BITS)
211 #define PTEH_ASID_MASK (PTEH_ASID_SIZE - 1)
212 #define cpu_pteh_asid(pteh) ((pteh) & PTEH_ASID_MASK)
213 #define PTEH_VPN_BITS (22)
214 #define PTEH_VPN_OFFSET (10)
215 #define PTEH_VPN_SIZE (1 << PTEH_VPN_BITS)
216 #define PTEH_VPN_MASK (((PTEH_VPN_SIZE) - 1) << PTEH_VPN_OFFSET)
217 static inline int cpu_pteh_vpn (uint32_t pteh)
218 {
219     return ((pteh & PTEH_VPN_MASK) >> PTEH_VPN_OFFSET);
220 }
221
222 /* PTEL : Page Translation Entry Low register */
223 #define PTEL_V        (1 << 8)
224 #define cpu_ptel_v(ptel) (((ptel) & PTEL_V) >> 8)
225 #define PTEL_C        (1 << 3)
226 #define cpu_ptel_c(ptel) (((ptel) & PTEL_C) >> 3)
227 #define PTEL_D        (1 << 2)
228 #define cpu_ptel_d(ptel) (((ptel) & PTEL_D) >> 2)
229 #define PTEL_SH       (1 << 1)
230 #define cpu_ptel_sh(ptel)(((ptel) & PTEL_SH) >> 1)
231 #define PTEL_WT       (1 << 0)
232 #define cpu_ptel_wt(ptel) ((ptel) & PTEL_WT)
233
234 #define PTEL_SZ_HIGH_OFFSET  (7)
235 #define PTEL_SZ_HIGH  (1 << PTEL_SZ_HIGH_OFFSET)
236 #define PTEL_SZ_LOW_OFFSET   (4)
237 #define PTEL_SZ_LOW   (1 << PTEL_SZ_LOW_OFFSET)
238 static inline int cpu_ptel_sz (uint32_t ptel)
239 {
240     int sz;
241     sz = (ptel & PTEL_SZ_HIGH) >> PTEL_SZ_HIGH_OFFSET;
242     sz <<= 1;
243     sz |= (ptel & PTEL_SZ_LOW) >> PTEL_SZ_LOW_OFFSET;
244     return sz;
245 }
246
247 #define PTEL_PPN_BITS (19)
248 #define PTEL_PPN_OFFSET (10)
249 #define PTEL_PPN_SIZE (1 << PTEL_PPN_BITS)
250 #define PTEL_PPN_MASK (((PTEL_PPN_SIZE) - 1) << PTEL_PPN_OFFSET)
251 static inline int cpu_ptel_ppn (uint32_t ptel)
252 {
253     return ((ptel & PTEL_PPN_MASK) >> PTEL_PPN_OFFSET);
254 }
255
256 #define PTEL_PR_BITS   (2)
257 #define PTEL_PR_OFFSET (5)
258 #define PTEL_PR_SIZE (1 << PTEL_PR_BITS)
259 #define PTEL_PR_MASK (((PTEL_PR_SIZE) - 1) << PTEL_PR_OFFSET)
260 static inline int cpu_ptel_pr (uint32_t ptel)
261 {
262     return ((ptel & PTEL_PR_MASK) >> PTEL_PR_OFFSET);
263 }
264
265 /* PTEA : Page Translation Entry Assistance register */
266 #define PTEA_SA_BITS (3)
267 #define PTEA_SA_SIZE (1 << PTEA_SA_BITS)
268 #define PTEA_SA_MASK (PTEA_SA_SIZE - 1)
269 #define cpu_ptea_sa(ptea) ((ptea) & PTEA_SA_MASK)
270 #define PTEA_TC        (1 << 3)
271 #define cpu_ptea_tc(ptea) (((ptea) & PTEA_TC) >> 3)
272
273 static inline void cpu_pc_from_tb(CPUState *env, TranslationBlock *tb)
274 {
275     env->pc = tb->pc;
276     env->flags = tb->flags;
277 }
278
279 static inline void cpu_get_tb_cpu_state(CPUState *env, target_ulong *pc,
280                                         target_ulong *cs_base, int *flags)
281 {
282     *pc = env->pc;
283     *cs_base = 0;
284     *flags = (env->flags & (DELAY_SLOT | DELAY_SLOT_CONDITIONAL
285                     | DELAY_SLOT_TRUE | DELAY_SLOT_CLEARME))   /* Bits  0- 3 */
286             | (env->fpscr & (FPSCR_FR | FPSCR_SZ | FPSCR_PR))  /* Bits 19-21 */
287             | (env->sr & (SR_MD | SR_RB))                      /* Bits 29-30 */
288             | (env->sr & SR_FD);                               /* Bit 15 */
289 }
290
291 #endif                          /* _CPU_SH4_H */