git.maemo.org Git - qemu/blob - target-sparc/cpu.h

   1 #ifndef CPU_SPARC_H
   2 #define CPU_SPARC_H
   3
   4 #include "config.h"
   5
   6 #if !defined(TARGET_SPARC64)
   7 #define TARGET_LONG_BITS 32
   8 #define TARGET_FPREGS 32
   9 #define TARGET_FPREG_T float
  10 #else
  11 #define TARGET_LONG_BITS 64
  12 #define TARGET_FPREGS 64
  13 #define TARGET_FPREG_T double
  14 #endif
  15
  16 #include "cpu-defs.h"
  17
  18 #include "softfloat.h"
  19
  20 #define TARGET_HAS_ICE 1
  21
  22 /*#define EXCP_INTERRUPT 0x100*/
  23
  24 /* trap definitions */
  25 #define TT_TFAULT   0x01
  26 #define TT_ILL_INSN 0x02
  27 #define TT_PRIV_INSN 0x03
  28 #define TT_NFPU_INSN 0x04
  29 #define TT_WIN_OVF  0x05
  30 #define TT_WIN_UNF  0x06
  31 #define TT_FP_EXCP  0x08
  32 #define TT_DFAULT   0x09
  33 #define TT_EXTINT   0x10
  34 #define TT_DIV_ZERO 0x2a
  35 #define TT_TRAP     0x80
  36
  37 #define PSR_NEG   (1<<23)
  38 #define PSR_ZERO  (1<<22)
  39 #define PSR_OVF   (1<<21)
  40 #define PSR_CARRY (1<<20)
  41 #define PSR_ICC   (PSR_NEG|PSR_ZERO|PSR_OVF|PSR_CARRY)
  42 #define PSR_EF    (1<<12)
  43 #define PSR_PIL   0xf00
  44 #define PSR_S     (1<<7)
  45 #define PSR_PS    (1<<6)
  46 #define PSR_ET    (1<<5)
  47 #define PSR_CWP   0x1f
  48
  49 /* Trap base register */
  50 #define TBR_BASE_MASK 0xfffff000
  51
  52 /* Fcc */
  53 #define FSR_RD1        (1<<31)
  54 #define FSR_RD0        (1<<30)
  55 #define FSR_RD_MASK    (FSR_RD1 | FSR_RD0)
  56 #define FSR_RD_NEAREST 0
  57 #define FSR_RD_ZERO    FSR_RD0
  58 #define FSR_RD_POS     FSR_RD1
  59 #define FSR_RD_NEG     (FSR_RD1 | FSR_RD0)
  60
  61 #define FSR_NVM   (1<<27)
  62 #define FSR_OFM   (1<<26)
  63 #define FSR_UFM   (1<<25)
  64 #define FSR_DZM   (1<<24)
  65 #define FSR_NXM   (1<<23)
  66 #define FSR_TEM_MASK (FSR_NVM | FSR_OFM | FSR_UFM | FSR_DZM | FSR_NXM)
  67
  68 #define FSR_NVA   (1<<9)
  69 #define FSR_OFA   (1<<8)
  70 #define FSR_UFA   (1<<7)
  71 #define FSR_DZA   (1<<6)
  72 #define FSR_NXA   (1<<5)
  73 #define FSR_AEXC_MASK (FSR_NVA | FSR_OFA | FSR_UFA | FSR_DZA | FSR_NXA)
  74
  75 #define FSR_NVC   (1<<4)
  76 #define FSR_OFC   (1<<3)
  77 #define FSR_UFC   (1<<2)
  78 #define FSR_DZC   (1<<1)
  79 #define FSR_NXC   (1<<0)
  80 #define FSR_CEXC_MASK (FSR_NVC | FSR_OFC | FSR_UFC | FSR_DZC | FSR_NXC)
  81
  82 #define FSR_FTT2   (1<<16)
  83 #define FSR_FTT1   (1<<15)
  84 #define FSR_FTT0   (1<<14)
  85 #define FSR_FTT_MASK (FSR_FTT2 | FSR_FTT1 | FSR_FTT0)
  86 #define FSR_FTT_IEEE_EXCP (1 << 14)
  87 #define FSR_FTT_UNIMPFPOP (3 << 14)
  88 #define FSR_FTT_INVAL_FPR (6 << 14)
  89
  90 #define FSR_FCC1  (1<<11)
  91 #define FSR_FCC0  (1<<10)
  92
  93 /* MMU */
  94 #define MMU_E     (1<<0)
  95 #define MMU_NF    (1<<1)
  96
  97 #define PTE_ENTRYTYPE_MASK 3
  98 #define PTE_ACCESS_MASK    0x1c
  99 #define PTE_ACCESS_SHIFT   2
 100 #define PTE_PPN_SHIFT      7
 101 #define PTE_ADDR_MASK      0xffffff00
 102
 103 #define PG_ACCESSED_BIT 5
 104 #define PG_MODIFIED_BIT 6
 105 #define PG_CACHE_BIT    7
 106
 107 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
 108 #define PG_MODIFIED_MASK (1 << PG_MODIFIED_BIT)
 109 #define PG_CACHE_MASK    (1 << PG_CACHE_BIT)
 110
 111 /* 2 <= NWINDOWS <= 32. In QEMU it must also be a power of two. */
 112 #define NWINDOWS  8
 113
 114 typedef struct CPUSPARCState {
 115     target_ulong gregs[8]; /* general registers */
 116     target_ulong *regwptr; /* pointer to current register window */
 117     TARGET_FPREG_T    fpr[TARGET_FPREGS];  /* floating point registers */
 118     target_ulong pc;       /* program counter */
 119     target_ulong npc;      /* next program counter */
 120     target_ulong y;        /* multiply/divide register */
 121     uint32_t psr;      /* processor state register */
 122     uint32_t fsr;      /* FPU state register */
 123     uint32_t cwp;      /* index of current register window (extracted
 124                           from PSR) */
 125     uint32_t wim;      /* window invalid mask */
 126     uint32_t tbr;      /* trap base register */
 127     int      psrs;     /* supervisor mode (extracted from PSR) */
 128     int      psrps;    /* previous supervisor mode */
 129     int      psret;    /* enable traps */
 130     int      psrpil;   /* interrupt level */
 131     int      psref;    /* enable fpu */
 132     jmp_buf  jmp_env;
 133     int user_mode_only;
 134     int exception_index;
 135     int interrupt_index;
 136     int interrupt_request;
 137     struct TranslationBlock *current_tb;
 138     void *opaque;
 139     /* NOTE: we allow 8 more registers to handle wrapping */
 140     target_ulong regbase[NWINDOWS * 16 + 8];
 141
 142     /* in order to avoid passing too many arguments to the memory
 143        write helpers, we store some rarely used information in the CPU
 144        context) */
 145     unsigned long mem_write_pc; /* host pc at which the memory was
 146                                    written */
 147     unsigned long mem_write_vaddr; /* target virtual addr at which the
 148                                       memory was written */
 149     /* 0 = kernel, 1 = user (may have 2 = kernel code, 3 = user code ?) */
 150     CPUTLBEntry tlb_read[2][CPU_TLB_SIZE];
 151     CPUTLBEntry tlb_write[2][CPU_TLB_SIZE];
 152     /* MMU regs */
 153     uint32_t mmuregs[16];
 154     /* temporary float registers */
 155     float ft0, ft1, ft2;
 156     double dt0, dt1, dt2;
 157     float_status fp_status;
 158 #if defined(TARGET_SPARC64)
 159     target_ulong t0, t1, t2;
 160 #endif
 161
 162     /* ice debug support */
 163     target_ulong breakpoints[MAX_BREAKPOINTS];
 164     int nb_breakpoints;
 165     int singlestep_enabled; /* XXX: should use CPU single step mode instead */
 166
 167 } CPUSPARCState;
 168
 169 CPUSPARCState *cpu_sparc_init(void);
 170 int cpu_sparc_exec(CPUSPARCState *s);
 171 int cpu_sparc_close(CPUSPARCState *s);
 172 void cpu_get_fp64(uint64_t *pmant, uint16_t *pexp, double f);
 173 double cpu_put_fp64(uint64_t mant, uint16_t exp);
 174
 175 /* Fake impl 0, version 4 */
 176 #define GET_PSR(env) ((0 << 28) | (4 << 24) | (env->psr & PSR_ICC) |    \
 177                       (env->psref? PSR_EF : 0) |                        \
 178                       (env->psrpil << 8) |                              \
 179                       (env->psrs? PSR_S : 0) |                          \
 180                       (env->psrps? PSR_PS : 0) |                        \
 181                       (env->psret? PSR_ET : 0) | env->cwp)
 182
 183 #ifndef NO_CPU_IO_DEFS
 184 void cpu_set_cwp(CPUSPARCState *env1, int new_cwp);
 185 #endif
 186
 187 #define PUT_PSR(env, val) do { int _tmp = val;                          \
 188         env->psr = _tmp & PSR_ICC;                                      \
 189         env->psref = (_tmp & PSR_EF)? 1 : 0;                            \
 190         env->psrpil = (_tmp & PSR_PIL) >> 8;                            \
 191         env->psrs = (_tmp & PSR_S)? 1 : 0;                              \
 192         env->psrps = (_tmp & PSR_PS)? 1 : 0;                            \
 193         env->psret = (_tmp & PSR_ET)? 1 : 0;                            \
 194         cpu_set_cwp(env, _tmp & PSR_CWP & (NWINDOWS - 1));              \
 195     } while (0)
 196
 197 struct siginfo;
 198 int cpu_sparc_signal_handler(int hostsignum, struct siginfo *info, void *puc);
 199
 200 #define TARGET_PAGE_BITS 12 /* 4k */
 201 #include "cpu-all.h"
 202
 203 #endif