git.maemo.org Git - qemu/blob - target-sparc/op_helper.c

   1 #include "exec.h"
   2
   3 //#define DEBUG_PCALL
   4 //#define DEBUG_MMU
   5 //#define DEBUG_MXCC
   6 //#define DEBUG_UNALIGNED
   7 //#define DEBUG_UNASSIGNED
   8
   9 #ifdef DEBUG_MMU
  10 #define DPRINTF_MMU(fmt, args...) \
  11 do { printf("MMU: " fmt , ##args); } while (0)
  12 #else
  13 #define DPRINTF_MMU(fmt, args...)
  14 #endif
  15
  16 #ifdef DEBUG_MXCC
  17 #define DPRINTF_MXCC(fmt, args...) \
  18 do { printf("MXCC: " fmt , ##args); } while (0)
  19 #else
  20 #define DPRINTF_MXCC(fmt, args...)
  21 #endif
  22
  23 void raise_exception(int tt)
  24 {
  25     env->exception_index = tt;
  26     cpu_loop_exit();
  27 }
  28
  29 void check_ieee_exceptions()
  30 {
  31      T0 = get_float_exception_flags(&env->fp_status);
  32      if (T0)
  33      {
  34         /* Copy IEEE 754 flags into FSR */
  35         if (T0 & float_flag_invalid)
  36             env->fsr |= FSR_NVC;
  37         if (T0 & float_flag_overflow)
  38             env->fsr |= FSR_OFC;
  39         if (T0 & float_flag_underflow)
  40             env->fsr |= FSR_UFC;
  41         if (T0 & float_flag_divbyzero)
  42             env->fsr |= FSR_DZC;
  43         if (T0 & float_flag_inexact)
  44             env->fsr |= FSR_NXC;
  45
  46         if ((env->fsr & FSR_CEXC_MASK) & ((env->fsr & FSR_TEM_MASK) >> 23))
  47         {
  48             /* Unmasked exception, generate a trap */
  49             env->fsr |= FSR_FTT_IEEE_EXCP;
  50             raise_exception(TT_FP_EXCP);
  51         }
  52         else
  53         {
  54             /* Accumulate exceptions */
  55             env->fsr |= (env->fsr & FSR_CEXC_MASK) << 5;
  56         }
  57      }
  58 }
  59
  60 #ifdef USE_INT_TO_FLOAT_HELPERS
  61 void do_fitos(void)
  62 {
  63     set_float_exception_flags(0, &env->fp_status);
  64     FT0 = int32_to_float32(*((int32_t *)&FT1), &env->fp_status);
  65     check_ieee_exceptions();
  66 }
  67
  68 void do_fitod(void)
  69 {
  70     DT0 = int32_to_float64(*((int32_t *)&FT1), &env->fp_status);
  71 }
  72 #endif
  73
  74 void do_fabss(void)
  75 {
  76     FT0 = float32_abs(FT1);
  77 }
  78
  79 #ifdef TARGET_SPARC64
  80 void do_fabsd(void)
  81 {
  82     DT0 = float64_abs(DT1);
  83 }
  84 #endif
  85
  86 void do_fsqrts(void)
  87 {
  88     set_float_exception_flags(0, &env->fp_status);
  89     FT0 = float32_sqrt(FT1, &env->fp_status);
  90     check_ieee_exceptions();
  91 }
  92
  93 void do_fsqrtd(void)
  94 {
  95     set_float_exception_flags(0, &env->fp_status);
  96     DT0 = float64_sqrt(DT1, &env->fp_status);
  97     check_ieee_exceptions();
  98 }
  99
 100 #define GEN_FCMP(name, size, reg1, reg2, FS, TRAP)                      \
 101     void glue(do_, name) (void)                                         \
 102     {                                                                   \
 103         env->fsr &= ~((FSR_FCC1 | FSR_FCC0) << FS);                     \
 104         switch (glue(size, _compare) (reg1, reg2, &env->fp_status)) {   \
 105         case float_relation_unordered:                                  \
 106             T0 = (FSR_FCC1 | FSR_FCC0) << FS;                           \
 107             if ((env->fsr & FSR_NVM) || TRAP) {                         \
 108                 env->fsr |= T0;                                         \
 109                 env->fsr |= FSR_NVC;                                    \
 110                 env->fsr |= FSR_FTT_IEEE_EXCP;                          \
 111                 raise_exception(TT_FP_EXCP);                            \
 112             } else {                                                    \
 113                 env->fsr |= FSR_NVA;                                    \
 114             }                                                           \
 115             break;                                                      \
 116         case float_relation_less:                                       \
 117             T0 = FSR_FCC0 << FS;                                        \
 118             break;                                                      \
 119         case float_relation_greater:                                    \
 120             T0 = FSR_FCC1 << FS;                                        \
 121             break;                                                      \
 122         default:                                                        \
 123             T0 = 0;                                                     \
 124             break;                                                      \
 125         }                                                               \
 126         env->fsr |= T0;                                                 \
 127     }
 128
 129 GEN_FCMP(fcmps, float32, FT0, FT1, 0, 0);
 130 GEN_FCMP(fcmpd, float64, DT0, DT1, 0, 0);
 131
 132 GEN_FCMP(fcmpes, float32, FT0, FT1, 0, 1);
 133 GEN_FCMP(fcmped, float64, DT0, DT1, 0, 1);
 134
 135 #ifdef TARGET_SPARC64
 136 GEN_FCMP(fcmps_fcc1, float32, FT0, FT1, 22, 0);
 137 GEN_FCMP(fcmpd_fcc1, float64, DT0, DT1, 22, 0);
 138
 139 GEN_FCMP(fcmps_fcc2, float32, FT0, FT1, 24, 0);
 140 GEN_FCMP(fcmpd_fcc2, float64, DT0, DT1, 24, 0);
 141
 142 GEN_FCMP(fcmps_fcc3, float32, FT0, FT1, 26, 0);
 143 GEN_FCMP(fcmpd_fcc3, float64, DT0, DT1, 26, 0);
 144
 145 GEN_FCMP(fcmpes_fcc1, float32, FT0, FT1, 22, 1);
 146 GEN_FCMP(fcmped_fcc1, float64, DT0, DT1, 22, 1);
 147
 148 GEN_FCMP(fcmpes_fcc2, float32, FT0, FT1, 24, 1);
 149 GEN_FCMP(fcmped_fcc2, float64, DT0, DT1, 24, 1);
 150
 151 GEN_FCMP(fcmpes_fcc3, float32, FT0, FT1, 26, 1);
 152 GEN_FCMP(fcmped_fcc3, float64, DT0, DT1, 26, 1);
 153 #endif
 154
 155 #ifndef TARGET_SPARC64
 156 #ifndef CONFIG_USER_ONLY
 157
 158 #ifdef DEBUG_MXCC
 159 static void dump_mxcc(CPUState *env)
 160 {
 161     printf("mxccdata: %016llx %016llx %016llx %016llx\n",
 162         env->mxccdata[0], env->mxccdata[1], env->mxccdata[2], env->mxccdata[3]);
 163     printf("mxccregs: %016llx %016llx %016llx %016llx\n"
 164            "          %016llx %016llx %016llx %016llx\n",
 165         env->mxccregs[0], env->mxccregs[1], env->mxccregs[2], env->mxccregs[3],
 166         env->mxccregs[4], env->mxccregs[5], env->mxccregs[6], env->mxccregs[7]);
 167 }
 168 #endif
 169
 170 void helper_ld_asi(int asi, int size, int sign)
 171 {
 172     uint32_t ret = 0;
 173 #ifdef DEBUG_MXCC
 174     uint32_t last_T0 = T0;
 175 #endif
 176
 177     switch (asi) {
 178     case 2: /* SuperSparc MXCC registers */
 179         switch (T0) {
 180         case 0x01c00a00: /* MXCC control register */
 181             if (size == 8) {
 182                 ret = env->mxccregs[3];
 183                 T0 = env->mxccregs[3] >> 32;
 184             } else
 185                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", T0, size);
 186             break;
 187         case 0x01c00a04: /* MXCC control register */
 188             if (size == 4)
 189                 ret = env->mxccregs[3];
 190             else
 191                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", T0, size);
 192             break;
 193         case 0x01c00f00: /* MBus port address register */
 194             if (size == 8) {
 195                 ret = env->mxccregs[7];
 196                 T0 = env->mxccregs[7] >> 32;
 197             } else
 198                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", T0, size);
 199             break;
 200         default:
 201             DPRINTF_MXCC("%08x: unimplemented address, size: %d\n", T0, size);
 202             break;
 203         }
 204         DPRINTF_MXCC("asi = %d, size = %d, sign = %d, T0 = %08x -> ret = %08x,"
 205                      "T0 = %08x\n", asi, size, sign, last_T0, ret, T0);
 206 #ifdef DEBUG_MXCC
 207         dump_mxcc(env);
 208 #endif
 209         break;
 210     case 3: /* MMU probe */
 211         {
 212             int mmulev;
 213
 214             mmulev = (T0 >> 8) & 15;
 215             if (mmulev > 4)
 216                 ret = 0;
 217             else {
 218                 ret = mmu_probe(env, T0, mmulev);
 219                 //bswap32s(&ret);
 220             }
 221             DPRINTF_MMU("mmu_probe: 0x%08x (lev %d) -> 0x%08x\n", T0, mmulev, ret);
 222         }
 223         break;
 224     case 4: /* read MMU regs */
 225         {
 226             int reg = (T0 >> 8) & 0xf;
 227
 228             ret = env->mmuregs[reg];
 229             if (reg == 3) /* Fault status cleared on read */
 230                 env->mmuregs[reg] = 0;
 231             DPRINTF_MMU("mmu_read: reg[%d] = 0x%08x\n", reg, ret);
 232         }
 233         break;
 234     case 9: /* Supervisor code access */
 235         switch(size) {
 236         case 1:
 237             ret = ldub_code(T0);
 238             break;
 239         case 2:
 240             ret = lduw_code(T0 & ~1);
 241             break;
 242         default:
 243         case 4:
 244             ret = ldl_code(T0 & ~3);
 245             break;
 246         case 8:
 247             ret = ldl_code(T0 & ~3);
 248             T0 = ldl_code((T0 + 4) & ~3);
 249             break;
 250         }
 251         break;
 252     case 0xa: /* User data access */
 253         switch(size) {
 254         case 1:
 255             ret = ldub_user(T0);
 256             break;
 257         case 2:
 258             ret = lduw_user(T0 & ~1);
 259             break;
 260         default:
 261         case 4:
 262             ret = ldl_user(T0 & ~3);
 263             break;
 264         case 8:
 265             ret = ldl_user(T0 & ~3);
 266             T0 = ldl_user((T0 + 4) & ~3);
 267             break;
 268         }
 269         break;
 270     case 0xb: /* Supervisor data access */
 271         switch(size) {
 272         case 1:
 273             ret = ldub_kernel(T0);
 274             break;
 275         case 2:
 276             ret = lduw_kernel(T0 & ~1);
 277             break;
 278         default:
 279         case 4:
 280             ret = ldl_kernel(T0 & ~3);
 281             break;
 282         case 8:
 283             ret = ldl_kernel(T0 & ~3);
 284             T0 = ldl_kernel((T0 + 4) & ~3);
 285             break;
 286         }
 287         break;
 288     case 0xc: /* I-cache tag */
 289     case 0xd: /* I-cache data */
 290     case 0xe: /* D-cache tag */
 291     case 0xf: /* D-cache data */
 292         break;
 293     case 0x20: /* MMU passthrough */
 294         switch(size) {
 295         case 1:
 296             ret = ldub_phys(T0);
 297             break;
 298         case 2:
 299             ret = lduw_phys(T0 & ~1);
 300             break;
 301         default:
 302         case 4:
 303             ret = ldl_phys(T0 & ~3);
 304             break;
 305         case 8:
 306             ret = ldl_phys(T0 & ~3);
 307             T0 = ldl_phys((T0 + 4) & ~3);
 308             break;
 309         }
 310         break;
 311     case 0x2e: /* MMU passthrough, 0xexxxxxxxx */
 312     case 0x2f: /* MMU passthrough, 0xfxxxxxxxx */
 313         switch(size) {
 314         case 1:
 315             ret = ldub_phys((target_phys_addr_t)T0
 316                             | ((target_phys_addr_t)(asi & 0xf) << 32));
 317             break;
 318         case 2:
 319             ret = lduw_phys((target_phys_addr_t)(T0 & ~1)
 320                             | ((target_phys_addr_t)(asi & 0xf) << 32));
 321             break;
 322         default:
 323         case 4:
 324             ret = ldl_phys((target_phys_addr_t)(T0 & ~3)
 325                            | ((target_phys_addr_t)(asi & 0xf) << 32));
 326             break;
 327         case 8:
 328             ret = ldl_phys((target_phys_addr_t)(T0 & ~3)
 329                            | ((target_phys_addr_t)(asi & 0xf) << 32));
 330             T0 = ldl_phys((target_phys_addr_t)((T0 + 4) & ~3)
 331                            | ((target_phys_addr_t)(asi & 0xf) << 32));
 332             break;
 333         }
 334         break;
 335     case 0x21 ... 0x2d: /* MMU passthrough, unassigned */
 336     default:
 337         do_unassigned_access(T0, 0, 0, 1);
 338         ret = 0;
 339         break;
 340     }
 341     if (sign) {
 342         switch(size) {
 343         case 1:
 344             T1 = (int8_t) ret;
 345             break;
 346         case 2:
 347             T1 = (int16_t) ret;
 348             break;
 349         default:
 350             T1 = ret;
 351             break;
 352         }
 353     }
 354     else
 355         T1 = ret;
 356 }
 357
 358 void helper_st_asi(int asi, int size)
 359 {
 360     switch(asi) {
 361     case 2: /* SuperSparc MXCC registers */
 362         switch (T0) {
 363         case 0x01c00000: /* MXCC stream data register 0 */
 364             if (size == 8)
 365                 env->mxccdata[0] = ((uint64_t)T1 << 32) | T2;
 366             else
 367                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", T0, size);
 368             break;
 369         case 0x01c00008: /* MXCC stream data register 1 */
 370             if (size == 8)
 371                 env->mxccdata[1] = ((uint64_t)T1 << 32) | T2;
 372             else
 373                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", T0, size);
 374             break;
 375         case 0x01c00010: /* MXCC stream data register 2 */
 376             if (size == 8)
 377                 env->mxccdata[2] = ((uint64_t)T1 << 32) | T2;
 378             else
 379                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", T0, size);
 380             break;
 381         case 0x01c00018: /* MXCC stream data register 3 */
 382             if (size == 8)
 383                 env->mxccdata[3] = ((uint64_t)T1 << 32) | T2;
 384             else
 385                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", T0, size);
 386             break;
 387         case 0x01c00100: /* MXCC stream source */
 388             if (size == 8)
 389                 env->mxccregs[0] = ((uint64_t)T1 << 32) | T2;
 390             else
 391                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", T0, size);
 392             env->mxccdata[0] = ldq_phys((env->mxccregs[0] & 0xffffffffULL) +  0);
 393             env->mxccdata[1] = ldq_phys((env->mxccregs[0] & 0xffffffffULL) +  8);
 394             env->mxccdata[2] = ldq_phys((env->mxccregs[0] & 0xffffffffULL) + 16);
 395             env->mxccdata[3] = ldq_phys((env->mxccregs[0] & 0xffffffffULL) + 24);
 396             break;
 397         case 0x01c00200: /* MXCC stream destination */
 398             if (size == 8)
 399                 env->mxccregs[1] = ((uint64_t)T1 << 32) | T2;
 400             else
 401                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", T0, size);
 402             stq_phys((env->mxccregs[1] & 0xffffffffULL) +  0, env->mxccdata[0]);
 403             stq_phys((env->mxccregs[1] & 0xffffffffULL) +  8, env->mxccdata[1]);
 404             stq_phys((env->mxccregs[1] & 0xffffffffULL) + 16, env->mxccdata[2]);
 405             stq_phys((env->mxccregs[1] & 0xffffffffULL) + 24, env->mxccdata[3]);
 406             break;
 407         case 0x01c00a00: /* MXCC control register */
 408             if (size == 8)
 409                 env->mxccregs[3] = ((uint64_t)T1 << 32) | T2;
 410             else
 411                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", T0, size);
 412             break;
 413         case 0x01c00a04: /* MXCC control register */
 414             if (size == 4)
 415                 env->mxccregs[3] = (env->mxccregs[0xa] & 0xffffffff00000000) | T1;
 416             else
 417                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", T0, size);
 418             break;
 419         case 0x01c00e00: /* MXCC error register  */
 420             if (size == 8)
 421                 env->mxccregs[6] = ((uint64_t)T1 << 32) | T2;
 422             else
 423                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", T0, size);
 424             if (env->mxccregs[6] == 0xffffffffffffffffULL) {
 425                 // this is probably a reset
 426             }
 427             break;
 428         case 0x01c00f00: /* MBus port address register */
 429             if (size == 8)
 430                 env->mxccregs[7] = ((uint64_t)T1 << 32) | T2;
 431             else
 432                 DPRINTF_MXCC("%08x: unimplemented access size: %d\n", T0, size);
 433             break;
 434         default:
 435             DPRINTF_MXCC("%08x: unimplemented address, size: %d\n", T0, size);
 436             break;
 437         }
 438         DPRINTF_MXCC("asi = %d, size = %d, T0 = %08x, T1 = %08x\n", asi, size, T0, T1);
 439 #ifdef DEBUG_MXCC
 440         dump_mxcc(env);
 441 #endif
 442         break;
 443     case 3: /* MMU flush */
 444         {
 445             int mmulev;
 446
 447             mmulev = (T0 >> 8) & 15;
 448             DPRINTF_MMU("mmu flush level %d\n", mmulev);
 449             switch (mmulev) {
 450             case 0: // flush page
 451                 tlb_flush_page(env, T0 & 0xfffff000);
 452                 break;
 453             case 1: // flush segment (256k)
 454             case 2: // flush region (16M)
 455             case 3: // flush context (4G)
 456             case 4: // flush entire
 457                 tlb_flush(env, 1);
 458                 break;
 459             default:
 460                 break;
 461             }
 462 #ifdef DEBUG_MMU
 463             dump_mmu(env);
 464 #endif
 465             return;
 466         }
 467     case 4: /* write MMU regs */
 468         {
 469             int reg = (T0 >> 8) & 0xf;
 470             uint32_t oldreg;
 471
 472             oldreg = env->mmuregs[reg];
 473             switch(reg) {
 474             case 0:
 475                 env->mmuregs[reg] &= ~(MMU_E | MMU_NF | MMU_BM);
 476                 env->mmuregs[reg] |= T1 & (MMU_E | MMU_NF | MMU_BM);
 477                 // Mappings generated during no-fault mode or MMU
 478                 // disabled mode are invalid in normal mode
 479                 if (oldreg != env->mmuregs[reg])
 480                     tlb_flush(env, 1);
 481                 break;
 482             case 2:
 483                 env->mmuregs[reg] = T1;
 484                 if (oldreg != env->mmuregs[reg]) {
 485                     /* we flush when the MMU context changes because
 486                        QEMU has no MMU context support */
 487                     tlb_flush(env, 1);
 488                 }
 489                 break;
 490             case 3:
 491             case 4:
 492                 break;
 493             default:
 494                 env->mmuregs[reg] = T1;
 495                 break;
 496             }
 497             if (oldreg != env->mmuregs[reg]) {
 498                 DPRINTF_MMU("mmu change reg[%d]: 0x%08x -> 0x%08x\n", reg, oldreg, env->mmuregs[reg]);
 499             }
 500 #ifdef DEBUG_MMU
 501             dump_mmu(env);
 502 #endif
 503             return;
 504         }
 505     case 0xa: /* User data access */
 506         switch(size) {
 507         case 1:
 508             stb_user(T0, T1);
 509             break;
 510         case 2:
 511             stw_user(T0 & ~1, T1);
 512             break;
 513         default:
 514         case 4:
 515             stl_user(T0 & ~3, T1);
 516             break;
 517         case 8:
 518             stl_user(T0 & ~3, T1);
 519             stl_user((T0 + 4) & ~3, T2);
 520             break;
 521         }
 522         break;
 523     case 0xb: /* Supervisor data access */
 524         switch(size) {
 525         case 1:
 526             stb_kernel(T0, T1);
 527             break;
 528         case 2:
 529             stw_kernel(T0 & ~1, T1);
 530             break;
 531         default:
 532         case 4:
 533             stl_kernel(T0 & ~3, T1);
 534             break;
 535         case 8:
 536             stl_kernel(T0 & ~3, T1);
 537             stl_kernel((T0 + 4) & ~3, T2);
 538             break;
 539         }
 540         break;
 541     case 0xc: /* I-cache tag */
 542     case 0xd: /* I-cache data */
 543     case 0xe: /* D-cache tag */
 544     case 0xf: /* D-cache data */
 545     case 0x10: /* I/D-cache flush page */
 546     case 0x11: /* I/D-cache flush segment */
 547     case 0x12: /* I/D-cache flush region */
 548     case 0x13: /* I/D-cache flush context */
 549     case 0x14: /* I/D-cache flush user */
 550         break;
 551     case 0x17: /* Block copy, sta access */
 552         {
 553             // value (T1) = src
 554             // address (T0) = dst
 555             // copy 32 bytes
 556             unsigned int i;
 557             uint32_t src = T1 & ~3, dst = T0 & ~3, temp;
 558
 559             for (i = 0; i < 32; i += 4, src += 4, dst += 4) {
 560                 temp = ldl_kernel(src);
 561                 stl_kernel(dst, temp);
 562             }
 563         }
 564         return;
 565     case 0x1f: /* Block fill, stda access */
 566         {
 567             // value (T1, T2)
 568             // address (T0) = dst
 569             // fill 32 bytes
 570             unsigned int i;
 571             uint32_t dst = T0 & 7;
 572             uint64_t val;
 573
 574             val = (((uint64_t)T1) << 32) | T2;
 575
 576             for (i = 0; i < 32; i += 8, dst += 8)
 577                 stq_kernel(dst, val);
 578         }
 579         return;
 580     case 0x20: /* MMU passthrough */
 581         {
 582             switch(size) {
 583             case 1:
 584                 stb_phys(T0, T1);
 585                 break;
 586             case 2:
 587                 stw_phys(T0 & ~1, T1);
 588                 break;
 589             case 4:
 590             default:
 591                 stl_phys(T0 & ~3, T1);
 592                 break;
 593             case 8:
 594                 stl_phys(T0 & ~3, T1);
 595                 stl_phys((T0 + 4) & ~3, T2);
 596                 break;
 597             }
 598         }
 599         return;
 600     case 0x2e: /* MMU passthrough, 0xexxxxxxxx */
 601     case 0x2f: /* MMU passthrough, 0xfxxxxxxxx */
 602         {
 603             switch(size) {
 604             case 1:
 605                 stb_phys((target_phys_addr_t)T0
 606                          | ((target_phys_addr_t)(asi & 0xf) << 32), T1);
 607                 break;
 608             case 2:
 609                 stw_phys((target_phys_addr_t)(T0 & ~1)
 610                             | ((target_phys_addr_t)(asi & 0xf) << 32), T1);
 611                 break;
 612             case 4:
 613             default:
 614                 stl_phys((target_phys_addr_t)(T0 & ~3)
 615                            | ((target_phys_addr_t)(asi & 0xf) << 32), T1);
 616                 break;
 617             case 8:
 618                 stl_phys((target_phys_addr_t)(T0 & ~3)
 619                            | ((target_phys_addr_t)(asi & 0xf) << 32), T1);
 620                 stl_phys((target_phys_addr_t)((T0 + 4) & ~3)
 621                            | ((target_phys_addr_t)(asi & 0xf) << 32), T1);
 622                 break;
 623             }
 624         }
 625         return;
 626     case 0x31: /* Ross RT620 I-cache flush */
 627     case 0x36: /* I-cache flash clear */
 628     case 0x37: /* D-cache flash clear */
 629         break;
 630     case 9: /* Supervisor code access, XXX */
 631     case 0x21 ... 0x2d: /* MMU passthrough, unassigned */
 632     default:
 633         do_unassigned_access(T0, 1, 0, 1);
 634         return;
 635     }
 636 }
 637
 638 #endif /* CONFIG_USER_ONLY */
 639 #else /* TARGET_SPARC64 */
 640
 641 #ifdef CONFIG_USER_ONLY
 642 void helper_ld_asi(int asi, int size, int sign)
 643 {
 644     uint64_t ret = 0;
 645
 646     if (asi < 0x80)
 647         raise_exception(TT_PRIV_ACT);
 648
 649     switch (asi) {
 650     case 0x80: // Primary
 651     case 0x82: // Primary no-fault
 652     case 0x88: // Primary LE
 653     case 0x8a: // Primary no-fault LE
 654         {
 655             switch(size) {
 656             case 1:
 657                 ret = ldub_raw(T0);
 658                 break;
 659             case 2:
 660                 ret = lduw_raw(T0 & ~1);
 661                 break;
 662             case 4:
 663                 ret = ldl_raw(T0 & ~3);
 664                 break;
 665             default:
 666             case 8:
 667                 ret = ldq_raw(T0 & ~7);
 668                 break;
 669             }
 670         }
 671         break;
 672     case 0x81: // Secondary
 673     case 0x83: // Secondary no-fault
 674     case 0x89: // Secondary LE
 675     case 0x8b: // Secondary no-fault LE
 676         // XXX
 677         break;
 678     default:
 679         break;
 680     }
 681
 682     /* Convert from little endian */
 683     switch (asi) {
 684     case 0x88: // Primary LE
 685     case 0x89: // Secondary LE
 686     case 0x8a: // Primary no-fault LE
 687     case 0x8b: // Secondary no-fault LE
 688         switch(size) {
 689         case 2:
 690             ret = bswap16(ret);
 691             break;
 692         case 4:
 693             ret = bswap32(ret);
 694             break;
 695         case 8:
 696             ret = bswap64(ret);
 697             break;
 698         default:
 699             break;
 700         }
 701     default:
 702         break;
 703     }
 704
 705     /* Convert to signed number */
 706     if (sign) {
 707         switch(size) {
 708         case 1:
 709             ret = (int8_t) ret;
 710             break;
 711         case 2:
 712             ret = (int16_t) ret;
 713             break;
 714         case 4:
 715             ret = (int32_t) ret;
 716             break;
 717         default:
 718             break;
 719         }
 720     }
 721     T1 = ret;
 722 }
 723
 724 void helper_st_asi(int asi, int size)
 725 {
 726     if (asi < 0x80)
 727         raise_exception(TT_PRIV_ACT);
 728
 729     /* Convert to little endian */
 730     switch (asi) {
 731     case 0x88: // Primary LE
 732     case 0x89: // Secondary LE
 733         switch(size) {
 734         case 2:
 735             T0 = bswap16(T0);
 736             break;
 737         case 4:
 738             T0 = bswap32(T0);
 739             break;
 740         case 8:
 741             T0 = bswap64(T0);
 742             break;
 743         default:
 744             break;
 745         }
 746     default:
 747         break;
 748     }
 749
 750     switch(asi) {
 751     case 0x80: // Primary
 752     case 0x88: // Primary LE
 753         {
 754             switch(size) {
 755             case 1:
 756                 stb_raw(T0, T1);
 757                 break;
 758             case 2:
 759                 stw_raw(T0 & ~1, T1);
 760                 break;
 761             case 4:
 762                 stl_raw(T0 & ~3, T1);
 763                 break;
 764             case 8:
 765             default:
 766                 stq_raw(T0 & ~7, T1);
 767                 break;
 768             }
 769         }
 770         break;
 771     case 0x81: // Secondary
 772     case 0x89: // Secondary LE
 773         // XXX
 774         return;
 775
 776     case 0x82: // Primary no-fault, RO
 777     case 0x83: // Secondary no-fault, RO
 778     case 0x8a: // Primary no-fault LE, RO
 779     case 0x8b: // Secondary no-fault LE, RO
 780     default:
 781         do_unassigned_access(T0, 1, 0, 1);
 782         return;
 783     }
 784 }
 785
 786 #else /* CONFIG_USER_ONLY */
 787
 788 void helper_ld_asi(int asi, int size, int sign)
 789 {
 790     uint64_t ret = 0;
 791
 792     if (asi < 0x80 && (env->pstate & PS_PRIV) == 0)
 793         raise_exception(TT_PRIV_ACT);
 794
 795     switch (asi) {
 796     case 0x10: // As if user primary
 797     case 0x18: // As if user primary LE
 798     case 0x80: // Primary
 799     case 0x82: // Primary no-fault
 800     case 0x88: // Primary LE
 801     case 0x8a: // Primary no-fault LE
 802         if ((asi & 0x80) && (env->pstate & PS_PRIV)) {
 803             switch(size) {
 804             case 1:
 805                 ret = ldub_kernel(T0);
 806                 break;
 807             case 2:
 808                 ret = lduw_kernel(T0 & ~1);
 809                 break;
 810             case 4:
 811                 ret = ldl_kernel(T0 & ~3);
 812                 break;
 813             default:
 814             case 8:
 815                 ret = ldq_kernel(T0 & ~7);
 816                 break;
 817             }
 818         } else {
 819             switch(size) {
 820             case 1:
 821                 ret = ldub_user(T0);
 822                 break;
 823             case 2:
 824                 ret = lduw_user(T0 & ~1);
 825                 break;
 826             case 4:
 827                 ret = ldl_user(T0 & ~3);
 828                 break;
 829             default:
 830             case 8:
 831                 ret = ldq_user(T0 & ~7);
 832                 break;
 833             }
 834         }
 835         break;
 836     case 0x14: // Bypass
 837     case 0x15: // Bypass, non-cacheable
 838     case 0x1c: // Bypass LE
 839     case 0x1d: // Bypass, non-cacheable LE
 840         {
 841             switch(size) {
 842             case 1:
 843                 ret = ldub_phys(T0);
 844                 break;
 845             case 2:
 846                 ret = lduw_phys(T0 & ~1);
 847                 break;
 848             case 4:
 849                 ret = ldl_phys(T0 & ~3);
 850                 break;
 851             default:
 852             case 8:
 853                 ret = ldq_phys(T0 & ~7);
 854                 break;
 855             }
 856             break;
 857         }
 858     case 0x04: // Nucleus
 859     case 0x0c: // Nucleus Little Endian (LE)
 860     case 0x11: // As if user secondary
 861     case 0x19: // As if user secondary LE
 862     case 0x24: // Nucleus quad LDD 128 bit atomic
 863     case 0x2c: // Nucleus quad LDD 128 bit atomic
 864     case 0x4a: // UPA config
 865     case 0x81: // Secondary
 866     case 0x83: // Secondary no-fault
 867     case 0x89: // Secondary LE
 868     case 0x8b: // Secondary no-fault LE
 869         // XXX
 870         break;
 871     case 0x45: // LSU
 872         ret = env->lsu;
 873         break;
 874     case 0x50: // I-MMU regs
 875         {
 876             int reg = (T0 >> 3) & 0xf;
 877
 878             ret = env->immuregs[reg];
 879             break;
 880         }
 881     case 0x51: // I-MMU 8k TSB pointer
 882     case 0x52: // I-MMU 64k TSB pointer
 883     case 0x55: // I-MMU data access
 884         // XXX
 885         break;
 886     case 0x56: // I-MMU tag read
 887         {
 888             unsigned int i;
 889
 890             for (i = 0; i < 64; i++) {
 891                 // Valid, ctx match, vaddr match
 892                 if ((env->itlb_tte[i] & 0x8000000000000000ULL) != 0 &&
 893                     env->itlb_tag[i] == T0) {
 894                     ret = env->itlb_tag[i];
 895                     break;
 896                 }
 897             }
 898             break;
 899         }
 900     case 0x58: // D-MMU regs
 901         {
 902             int reg = (T0 >> 3) & 0xf;
 903
 904             ret = env->dmmuregs[reg];
 905             break;
 906         }
 907     case 0x5e: // D-MMU tag read
 908         {
 909             unsigned int i;
 910
 911             for (i = 0; i < 64; i++) {
 912                 // Valid, ctx match, vaddr match
 913                 if ((env->dtlb_tte[i] & 0x8000000000000000ULL) != 0 &&
 914                     env->dtlb_tag[i] == T0) {
 915                     ret = env->dtlb_tag[i];
 916                     break;
 917                 }
 918             }
 919             break;
 920         }
 921     case 0x59: // D-MMU 8k TSB pointer
 922     case 0x5a: // D-MMU 64k TSB pointer
 923     case 0x5b: // D-MMU data pointer
 924     case 0x5d: // D-MMU data access
 925     case 0x48: // Interrupt dispatch, RO
 926     case 0x49: // Interrupt data receive
 927     case 0x7f: // Incoming interrupt vector, RO
 928         // XXX
 929         break;
 930     case 0x54: // I-MMU data in, WO
 931     case 0x57: // I-MMU demap, WO
 932     case 0x5c: // D-MMU data in, WO
 933     case 0x5f: // D-MMU demap, WO
 934     case 0x77: // Interrupt vector, WO
 935     default:
 936         do_unassigned_access(T0, 0, 0, 1);
 937         ret = 0;
 938         break;
 939     }
 940
 941     /* Convert from little endian */
 942     switch (asi) {
 943     case 0x0c: // Nucleus Little Endian (LE)
 944     case 0x18: // As if user primary LE
 945     case 0x19: // As if user secondary LE
 946     case 0x1c: // Bypass LE
 947     case 0x1d: // Bypass, non-cacheable LE
 948     case 0x88: // Primary LE
 949     case 0x89: // Secondary LE
 950     case 0x8a: // Primary no-fault LE
 951     case 0x8b: // Secondary no-fault LE
 952         switch(size) {
 953         case 2:
 954             ret = bswap16(ret);
 955             break;
 956         case 4:
 957             ret = bswap32(ret);
 958             break;
 959         case 8:
 960             ret = bswap64(ret);
 961             break;
 962         default:
 963             break;
 964         }
 965     default:
 966         break;
 967     }
 968
 969     /* Convert to signed number */
 970     if (sign) {
 971         switch(size) {
 972         case 1:
 973             ret = (int8_t) ret;
 974             break;
 975         case 2:
 976             ret = (int16_t) ret;
 977             break;
 978         case 4:
 979             ret = (int32_t) ret;
 980             break;
 981         default:
 982             break;
 983         }
 984     }
 985     T1 = ret;
 986 }
 987
 988 void helper_st_asi(int asi, int size)
 989 {
 990     if (asi < 0x80 && (env->pstate & PS_PRIV) == 0)
 991         raise_exception(TT_PRIV_ACT);
 992
 993     /* Convert to little endian */
 994     switch (asi) {
 995     case 0x0c: // Nucleus Little Endian (LE)
 996     case 0x18: // As if user primary LE
 997     case 0x19: // As if user secondary LE
 998     case 0x1c: // Bypass LE
 999     case 0x1d: // Bypass, non-cacheable LE
1000     case 0x88: // Primary LE
1001     case 0x89: // Secondary LE
1002         switch(size) {
1003         case 2:
1004             T0 = bswap16(T0);
1005             break;
1006         case 4:
1007             T0 = bswap32(T0);
1008             break;
1009         case 8:
1010             T0 = bswap64(T0);
1011             break;
1012         default:
1013             break;
1014         }
1015     default:
1016         break;
1017     }
1018
1019     switch(asi) {
1020     case 0x10: // As if user primary
1021     case 0x18: // As if user primary LE
1022     case 0x80: // Primary
1023     case 0x88: // Primary LE
1024         if ((asi & 0x80) && (env->pstate & PS_PRIV)) {
1025             switch(size) {
1026             case 1:
1027                 stb_kernel(T0, T1);
1028                 break;
1029             case 2:
1030                 stw_kernel(T0 & ~1, T1);
1031                 break;
1032             case 4:
1033                 stl_kernel(T0 & ~3, T1);
1034                 break;
1035             case 8:
1036             default:
1037                 stq_kernel(T0 & ~7, T1);
1038                 break;
1039             }
1040         } else {
1041             switch(size) {
1042             case 1:
1043                 stb_user(T0, T1);
1044                 break;
1045             case 2:
1046                 stw_user(T0 & ~1, T1);
1047                 break;
1048             case 4:
1049                 stl_user(T0 & ~3, T1);
1050                 break;
1051             case 8:
1052             default:
1053                 stq_user(T0 & ~7, T1);
1054                 break;
1055             }
1056         }
1057         break;
1058     case 0x14: // Bypass
1059     case 0x15: // Bypass, non-cacheable
1060     case 0x1c: // Bypass LE
1061     case 0x1d: // Bypass, non-cacheable LE
1062         {
1063             switch(size) {
1064             case 1:
1065                 stb_phys(T0, T1);
1066                 break;
1067             case 2:
1068                 stw_phys(T0 & ~1, T1);
1069                 break;
1070             case 4:
1071                 stl_phys(T0 & ~3, T1);
1072                 break;
1073             case 8:
1074             default:
1075                 stq_phys(T0 & ~7, T1);
1076                 break;
1077             }
1078         }
1079         return;
1080     case 0x04: // Nucleus
1081     case 0x0c: // Nucleus Little Endian (LE)
1082     case 0x11: // As if user secondary
1083     case 0x19: // As if user secondary LE
1084     case 0x24: // Nucleus quad LDD 128 bit atomic
1085     case 0x2c: // Nucleus quad LDD 128 bit atomic
1086     case 0x4a: // UPA config
1087     case 0x81: // Secondary
1088     case 0x89: // Secondary LE
1089         // XXX
1090         return;
1091     case 0x45: // LSU
1092         {
1093             uint64_t oldreg;
1094
1095             oldreg = env->lsu;
1096             env->lsu = T1 & (DMMU_E | IMMU_E);
1097             // Mappings generated during D/I MMU disabled mode are
1098             // invalid in normal mode
1099             if (oldreg != env->lsu) {
1100                 DPRINTF_MMU("LSU change: 0x%" PRIx64 " -> 0x%" PRIx64 "\n", oldreg, env->lsu);
1101 #ifdef DEBUG_MMU
1102                 dump_mmu(env);
1103 #endif
1104                 tlb_flush(env, 1);
1105             }
1106             return;
1107         }
1108     case 0x50: // I-MMU regs
1109         {
1110             int reg = (T0 >> 3) & 0xf;
1111             uint64_t oldreg;
1112
1113             oldreg = env->immuregs[reg];
1114             switch(reg) {
1115             case 0: // RO
1116             case 4:
1117                 return;
1118             case 1: // Not in I-MMU
1119             case 2:
1120             case 7:
1121             case 8:
1122                 return;
1123             case 3: // SFSR
1124                 if ((T1 & 1) == 0)
1125                     T1 = 0; // Clear SFSR
1126                 break;
1127             case 5: // TSB access
1128             case 6: // Tag access
1129             default:
1130                 break;
1131             }
1132             env->immuregs[reg] = T1;
1133             if (oldreg != env->immuregs[reg]) {
1134                 DPRINTF_MMU("mmu change reg[%d]: 0x%08" PRIx64 " -> 0x%08" PRIx64 "\n", reg, oldreg, env->immuregs[reg]);
1135             }
1136 #ifdef DEBUG_MMU
1137             dump_mmu(env);
1138 #endif
1139             return;
1140         }
1141     case 0x54: // I-MMU data in
1142         {
1143             unsigned int i;
1144
1145             // Try finding an invalid entry
1146             for (i = 0; i < 64; i++) {
1147                 if ((env->itlb_tte[i] & 0x8000000000000000ULL) == 0) {
1148                     env->itlb_tag[i] = env->immuregs[6];
1149                     env->itlb_tte[i] = T1;
1150                     return;
1151                 }
1152             }
1153             // Try finding an unlocked entry
1154             for (i = 0; i < 64; i++) {
1155                 if ((env->itlb_tte[i] & 0x40) == 0) {
1156                     env->itlb_tag[i] = env->immuregs[6];
1157                     env->itlb_tte[i] = T1;
1158                     return;
1159                 }
1160             }
1161             // error state?
1162             return;
1163         }
1164     case 0x55: // I-MMU data access
1165         {
1166             unsigned int i = (T0 >> 3) & 0x3f;
1167
1168             env->itlb_tag[i] = env->immuregs[6];
1169             env->itlb_tte[i] = T1;
1170             return;
1171         }
1172     case 0x57: // I-MMU demap
1173         // XXX
1174         return;
1175     case 0x58: // D-MMU regs
1176         {
1177             int reg = (T0 >> 3) & 0xf;
1178             uint64_t oldreg;
1179
1180             oldreg = env->dmmuregs[reg];
1181             switch(reg) {
1182             case 0: // RO
1183             case 4:
1184                 return;
1185             case 3: // SFSR
1186                 if ((T1 & 1) == 0) {
1187                     T1 = 0; // Clear SFSR, Fault address
1188                     env->dmmuregs[4] = 0;
1189                 }
1190                 env->dmmuregs[reg] = T1;
1191                 break;
1192             case 1: // Primary context
1193             case 2: // Secondary context
1194             case 5: // TSB access
1195             case 6: // Tag access
1196             case 7: // Virtual Watchpoint
1197             case 8: // Physical Watchpoint
1198             default:
1199                 break;
1200             }
1201             env->dmmuregs[reg] = T1;
1202             if (oldreg != env->dmmuregs[reg]) {
1203                 DPRINTF_MMU("mmu change reg[%d]: 0x%08" PRIx64 " -> 0x%08" PRIx64 "\n", reg, oldreg, env->dmmuregs[reg]);
1204             }
1205 #ifdef DEBUG_MMU
1206             dump_mmu(env);
1207 #endif
1208             return;
1209         }
1210     case 0x5c: // D-MMU data in
1211         {
1212             unsigned int i;
1213
1214             // Try finding an invalid entry
1215             for (i = 0; i < 64; i++) {
1216                 if ((env->dtlb_tte[i] & 0x8000000000000000ULL) == 0) {
1217                     env->dtlb_tag[i] = env->dmmuregs[6];
1218                     env->dtlb_tte[i] = T1;
1219                     return;
1220                 }
1221             }
1222             // Try finding an unlocked entry
1223             for (i = 0; i < 64; i++) {
1224                 if ((env->dtlb_tte[i] & 0x40) == 0) {
1225                     env->dtlb_tag[i] = env->dmmuregs[6];
1226                     env->dtlb_tte[i] = T1;
1227                     return;
1228                 }
1229             }
1230             // error state?
1231             return;
1232         }
1233     case 0x5d: // D-MMU data access
1234         {
1235             unsigned int i = (T0 >> 3) & 0x3f;
1236
1237             env->dtlb_tag[i] = env->dmmuregs[6];
1238             env->dtlb_tte[i] = T1;
1239             return;
1240         }
1241     case 0x5f: // D-MMU demap
1242     case 0x49: // Interrupt data receive
1243         // XXX
1244         return;
1245     case 0x51: // I-MMU 8k TSB pointer, RO
1246     case 0x52: // I-MMU 64k TSB pointer, RO
1247     case 0x56: // I-MMU tag read, RO
1248     case 0x59: // D-MMU 8k TSB pointer, RO
1249     case 0x5a: // D-MMU 64k TSB pointer, RO
1250     case 0x5b: // D-MMU data pointer, RO
1251     case 0x5e: // D-MMU tag read, RO
1252     case 0x48: // Interrupt dispatch, RO
1253     case 0x7f: // Incoming interrupt vector, RO
1254     case 0x82: // Primary no-fault, RO
1255     case 0x83: // Secondary no-fault, RO
1256     case 0x8a: // Primary no-fault LE, RO
1257     case 0x8b: // Secondary no-fault LE, RO
1258     default:
1259         do_unassigned_access(T0, 1, 0, 1);
1260         return;
1261     }
1262 }
1263 #endif /* CONFIG_USER_ONLY */
1264
1265 void helper_ldf_asi(int asi, int size, int rd)
1266 {
1267     target_ulong tmp_T0 = T0, tmp_T1 = T1;
1268     unsigned int i;
1269
1270     switch (asi) {
1271     case 0xf0: // Block load primary
1272     case 0xf1: // Block load secondary
1273     case 0xf8: // Block load primary LE
1274     case 0xf9: // Block load secondary LE
1275         if (rd & 7) {
1276             raise_exception(TT_ILL_INSN);
1277             return;
1278         }
1279         if (T0 & 0x3f) {
1280             raise_exception(TT_UNALIGNED);
1281             return;
1282         }
1283         for (i = 0; i < 16; i++) {
1284             helper_ld_asi(asi & 0x8f, 4, 0);
1285             *(uint32_t *)&env->fpr[rd++] = T1;
1286             T0 += 4;
1287         }
1288         T0 = tmp_T0;
1289         T1 = tmp_T1;
1290
1291         return;
1292     default:
1293         break;
1294     }
1295
1296     helper_ld_asi(asi, size, 0);
1297     switch(size) {
1298     default:
1299     case 4:
1300         *((uint32_t *)&FT0) = T1;
1301         break;
1302     case 8:
1303         *((int64_t *)&DT0) = T1;
1304         break;
1305     }
1306     T1 = tmp_T1;
1307 }
1308
1309 void helper_stf_asi(int asi, int size, int rd)
1310 {
1311     target_ulong tmp_T0 = T0, tmp_T1 = T1;
1312     unsigned int i;
1313
1314     switch (asi) {
1315     case 0xf0: // Block store primary
1316     case 0xf1: // Block store secondary
1317     case 0xf8: // Block store primary LE
1318     case 0xf9: // Block store secondary LE
1319         if (rd & 7) {
1320             raise_exception(TT_ILL_INSN);
1321             return;
1322         }
1323         if (T0 & 0x3f) {
1324             raise_exception(TT_UNALIGNED);
1325             return;
1326         }
1327         for (i = 0; i < 16; i++) {
1328             T1 = *(uint32_t *)&env->fpr[rd++];
1329             helper_st_asi(asi & 0x8f, 4);
1330             T0 += 4;
1331         }
1332         T0 = tmp_T0;
1333         T1 = tmp_T1;
1334
1335         return;
1336     default:
1337         break;
1338     }
1339
1340     switch(size) {
1341     default:
1342     case 4:
1343         T1 = *((uint32_t *)&FT0);
1344         break;
1345     case 8:
1346         T1 = *((int64_t *)&DT0);
1347         break;
1348     }
1349     helper_st_asi(asi, size);
1350     T1 = tmp_T1;
1351 }
1352
1353 #endif /* TARGET_SPARC64 */
1354
1355 #ifndef TARGET_SPARC64
1356 void helper_rett()
1357 {
1358     unsigned int cwp;
1359
1360     if (env->psret == 1)
1361         raise_exception(TT_ILL_INSN);
1362
1363     env->psret = 1;
1364     cwp = (env->cwp + 1) & (NWINDOWS - 1);
1365     if (env->wim & (1 << cwp)) {
1366         raise_exception(TT_WIN_UNF);
1367     }
1368     set_cwp(cwp);
1369     env->psrs = env->psrps;
1370 }
1371 #endif
1372
1373 void helper_ldfsr(void)
1374 {
1375     int rnd_mode;
1376     switch (env->fsr & FSR_RD_MASK) {
1377     case FSR_RD_NEAREST:
1378         rnd_mode = float_round_nearest_even;
1379         break;
1380     default:
1381     case FSR_RD_ZERO:
1382         rnd_mode = float_round_to_zero;
1383         break;
1384     case FSR_RD_POS:
1385         rnd_mode = float_round_up;
1386         break;
1387     case FSR_RD_NEG:
1388         rnd_mode = float_round_down;
1389         break;
1390     }
1391     set_float_rounding_mode(rnd_mode, &env->fp_status);
1392 }
1393
1394 void helper_debug()
1395 {
1396     env->exception_index = EXCP_DEBUG;
1397     cpu_loop_exit();
1398 }
1399
1400 #ifndef TARGET_SPARC64
1401 void do_wrpsr()
1402 {
1403     if ((T0 & PSR_CWP) >= NWINDOWS)
1404         raise_exception(TT_ILL_INSN);
1405     else
1406         PUT_PSR(env, T0);
1407 }
1408
1409 void do_rdpsr()
1410 {
1411     T0 = GET_PSR(env);
1412 }
1413
1414 #else
1415
1416 void do_popc()
1417 {
1418     T0 = (T1 & 0x5555555555555555ULL) + ((T1 >> 1) & 0x5555555555555555ULL);
1419     T0 = (T0 & 0x3333333333333333ULL) + ((T0 >> 2) & 0x3333333333333333ULL);
1420     T0 = (T0 & 0x0f0f0f0f0f0f0f0fULL) + ((T0 >> 4) & 0x0f0f0f0f0f0f0f0fULL);
1421     T0 = (T0 & 0x00ff00ff00ff00ffULL) + ((T0 >> 8) & 0x00ff00ff00ff00ffULL);
1422     T0 = (T0 & 0x0000ffff0000ffffULL) + ((T0 >> 16) & 0x0000ffff0000ffffULL);
1423     T0 = (T0 & 0x00000000ffffffffULL) + ((T0 >> 32) & 0x00000000ffffffffULL);
1424 }
1425
1426 static inline uint64_t *get_gregset(uint64_t pstate)
1427 {
1428     switch (pstate) {
1429     default:
1430     case 0:
1431         return env->bgregs;
1432     case PS_AG:
1433         return env->agregs;
1434     case PS_MG:
1435         return env->mgregs;
1436     case PS_IG:
1437         return env->igregs;
1438     }
1439 }
1440
1441 static inline void change_pstate(uint64_t new_pstate)
1442 {
1443     uint64_t pstate_regs, new_pstate_regs;
1444     uint64_t *src, *dst;
1445
1446     pstate_regs = env->pstate & 0xc01;
1447     new_pstate_regs = new_pstate & 0xc01;
1448     if (new_pstate_regs != pstate_regs) {
1449         // Switch global register bank
1450         src = get_gregset(new_pstate_regs);
1451         dst = get_gregset(pstate_regs);
1452         memcpy32(dst, env->gregs);
1453         memcpy32(env->gregs, src);
1454     }
1455     env->pstate = new_pstate;
1456 }
1457
1458 void do_wrpstate(void)
1459 {
1460     change_pstate(T0 & 0xf3f);
1461 }
1462
1463 void do_done(void)
1464 {
1465     env->tl--;
1466     env->pc = env->tnpc[env->tl];
1467     env->npc = env->tnpc[env->tl] + 4;
1468     PUT_CCR(env, env->tstate[env->tl] >> 32);
1469     env->asi = (env->tstate[env->tl] >> 24) & 0xff;
1470     change_pstate((env->tstate[env->tl] >> 8) & 0xf3f);
1471     PUT_CWP64(env, env->tstate[env->tl] & 0xff);
1472 }
1473
1474 void do_retry(void)
1475 {
1476     env->tl--;
1477     env->pc = env->tpc[env->tl];
1478     env->npc = env->tnpc[env->tl];
1479     PUT_CCR(env, env->tstate[env->tl] >> 32);
1480     env->asi = (env->tstate[env->tl] >> 24) & 0xff;
1481     change_pstate((env->tstate[env->tl] >> 8) & 0xf3f);
1482     PUT_CWP64(env, env->tstate[env->tl] & 0xff);
1483 }
1484 #endif
1485
1486 void set_cwp(int new_cwp)
1487 {
1488     /* put the modified wrap registers at their proper location */
1489     if (env->cwp == (NWINDOWS - 1))
1490         memcpy32(env->regbase, env->regbase + NWINDOWS * 16);
1491     env->cwp = new_cwp;
1492     /* put the wrap registers at their temporary location */
1493     if (new_cwp == (NWINDOWS - 1))
1494         memcpy32(env->regbase + NWINDOWS * 16, env->regbase);
1495     env->regwptr = env->regbase + (new_cwp * 16);
1496     REGWPTR = env->regwptr;
1497 }
1498
1499 void cpu_set_cwp(CPUState *env1, int new_cwp)
1500 {
1501     CPUState *saved_env;
1502 #ifdef reg_REGWPTR
1503     target_ulong *saved_regwptr;
1504 #endif
1505
1506     saved_env = env;
1507 #ifdef reg_REGWPTR
1508     saved_regwptr = REGWPTR;
1509 #endif
1510     env = env1;
1511     set_cwp(new_cwp);
1512     env = saved_env;
1513 #ifdef reg_REGWPTR
1514     REGWPTR = saved_regwptr;
1515 #endif
1516 }
1517
1518 #ifdef TARGET_SPARC64
1519 void do_interrupt(int intno)
1520 {
1521 #ifdef DEBUG_PCALL
1522     if (loglevel & CPU_LOG_INT) {
1523         static int count;
1524         fprintf(logfile, "%6d: v=%04x pc=%016" PRIx64 " npc=%016" PRIx64 " SP=%016" PRIx64 "\n",
1525                 count, intno,
1526                 env->pc,
1527                 env->npc, env->regwptr[6]);
1528         cpu_dump_state(env, logfile, fprintf, 0);
1529 #if 0
1530         {
1531             int i;
1532             uint8_t *ptr;
1533
1534             fprintf(logfile, "       code=");
1535             ptr = (uint8_t *)env->pc;
1536             for(i = 0; i < 16; i++) {
1537                 fprintf(logfile, " %02x", ldub(ptr + i));
1538             }
1539             fprintf(logfile, "\n");
1540         }
1541 #endif
1542         count++;
1543     }
1544 #endif
1545 #if !defined(CONFIG_USER_ONLY)
1546     if (env->tl == MAXTL) {
1547         cpu_abort(env, "Trap 0x%04x while trap level is MAXTL, Error state", env->exception_index);
1548         return;
1549     }
1550 #endif
1551     env->tstate[env->tl] = ((uint64_t)GET_CCR(env) << 32) | ((env->asi & 0xff) << 24) |
1552         ((env->pstate & 0xf3f) << 8) | GET_CWP64(env);
1553     env->tpc[env->tl] = env->pc;
1554     env->tnpc[env->tl] = env->npc;
1555     env->tt[env->tl] = intno;
1556     change_pstate(PS_PEF | PS_PRIV | PS_AG);
1557
1558     if (intno == TT_CLRWIN)
1559         set_cwp((env->cwp - 1) & (NWINDOWS - 1));
1560     else if ((intno & 0x1c0) == TT_SPILL)
1561         set_cwp((env->cwp - env->cansave - 2) & (NWINDOWS - 1));
1562     else if ((intno & 0x1c0) == TT_FILL)
1563         set_cwp((env->cwp + 1) & (NWINDOWS - 1));
1564     env->tbr &= ~0x7fffULL;
1565     env->tbr |= ((env->tl > 1) ? 1 << 14 : 0) | (intno << 5);
1566     if (env->tl < MAXTL - 1) {
1567         env->tl++;
1568     } else {
1569         env->pstate |= PS_RED;
1570         if (env->tl != MAXTL)
1571             env->tl++;
1572     }
1573     env->pc = env->tbr;
1574     env->npc = env->pc + 4;
1575     env->exception_index = 0;
1576 }
1577 #else
1578 void do_interrupt(int intno)
1579 {
1580     int cwp;
1581
1582 #ifdef DEBUG_PCALL
1583     if (loglevel & CPU_LOG_INT) {
1584         static int count;
1585         fprintf(logfile, "%6d: v=%02x pc=%08x npc=%08x SP=%08x\n",
1586                 count, intno,
1587                 env->pc,
1588                 env->npc, env->regwptr[6]);
1589         cpu_dump_state(env, logfile, fprintf, 0);
1590 #if 0
1591         {
1592             int i;
1593             uint8_t *ptr;
1594
1595             fprintf(logfile, "       code=");
1596             ptr = (uint8_t *)env->pc;
1597             for(i = 0; i < 16; i++) {
1598                 fprintf(logfile, " %02x", ldub(ptr + i));
1599             }
1600             fprintf(logfile, "\n");
1601         }
1602 #endif
1603         count++;
1604     }
1605 #endif
1606 #if !defined(CONFIG_USER_ONLY)
1607     if (env->psret == 0) {
1608         cpu_abort(env, "Trap 0x%02x while interrupts disabled, Error state", env->exception_index);
1609         return;
1610     }
1611 #endif
1612     env->psret = 0;
1613     cwp = (env->cwp - 1) & (NWINDOWS - 1);
1614     set_cwp(cwp);
1615     env->regwptr[9] = env->pc;
1616     env->regwptr[10] = env->npc;
1617     env->psrps = env->psrs;
1618     env->psrs = 1;
1619     env->tbr = (env->tbr & TBR_BASE_MASK) | (intno << 4);
1620     env->pc = env->tbr;
1621     env->npc = env->pc + 4;
1622     env->exception_index = 0;
1623 }
1624 #endif
1625
1626 #if !defined(CONFIG_USER_ONLY)
1627
1628 static void do_unaligned_access(target_ulong addr, int is_write, int is_user,
1629                                 void *retaddr);
1630
1631 #define MMUSUFFIX _mmu
1632 #define ALIGNED_ONLY
1633 #define GETPC() (__builtin_return_address(0))
1634
1635 #define SHIFT 0
1636 #include "softmmu_template.h"
1637
1638 #define SHIFT 1
1639 #include "softmmu_template.h"
1640
1641 #define SHIFT 2
1642 #include "softmmu_template.h"
1643
1644 #define SHIFT 3
1645 #include "softmmu_template.h"
1646
1647 static void do_unaligned_access(target_ulong addr, int is_write, int is_user,
1648                                 void *retaddr)
1649 {
1650 #ifdef DEBUG_UNALIGNED
1651     printf("Unaligned access to 0x%x from 0x%x\n", addr, env->pc);
1652 #endif
1653     raise_exception(TT_UNALIGNED);
1654 }
1655
1656 /* try to fill the TLB and return an exception if error. If retaddr is
1657    NULL, it means that the function was called in C code (i.e. not
1658    from generated code or from helper.c) */
1659 /* XXX: fix it to restore all registers */
1660 void tlb_fill(target_ulong addr, int is_write, int mmu_idx, void *retaddr)
1661 {
1662     TranslationBlock *tb;
1663     int ret;
1664     unsigned long pc;
1665     CPUState *saved_env;
1666
1667     /* XXX: hack to restore env in all cases, even if not called from
1668        generated code */
1669     saved_env = env;
1670     env = cpu_single_env;
1671
1672     ret = cpu_sparc_handle_mmu_fault(env, addr, is_write, mmu_idx, 1);
1673     if (ret) {
1674         if (retaddr) {
1675             /* now we have a real cpu fault */
1676             pc = (unsigned long)retaddr;
1677             tb = tb_find_pc(pc);
1678             if (tb) {
1679                 /* the PC is inside the translated code. It means that we have
1680                    a virtual CPU fault */
1681                 cpu_restore_state(tb, env, pc, (void *)T2);
1682             }
1683         }
1684         cpu_loop_exit();
1685     }
1686     env = saved_env;
1687 }
1688
1689 #endif
1690
1691 #ifndef TARGET_SPARC64
1692 void do_unassigned_access(target_phys_addr_t addr, int is_write, int is_exec,
1693                           int is_asi)
1694 {
1695     CPUState *saved_env;
1696
1697     /* XXX: hack to restore env in all cases, even if not called from
1698        generated code */
1699     saved_env = env;
1700     env = cpu_single_env;
1701     if (env->mmuregs[3]) /* Fault status register */
1702         env->mmuregs[3] = 1; /* overflow (not read before another fault) */
1703     if (is_asi)
1704         env->mmuregs[3] |= 1 << 16;
1705     if (env->psrs)
1706         env->mmuregs[3] |= 1 << 5;
1707     if (is_exec)
1708         env->mmuregs[3] |= 1 << 6;
1709     if (is_write)
1710         env->mmuregs[3] |= 1 << 7;
1711     env->mmuregs[3] |= (5 << 2) | 2;
1712     env->mmuregs[4] = addr; /* Fault address register */
1713     if ((env->mmuregs[0] & MMU_E) && !(env->mmuregs[0] & MMU_NF)) {
1714 #ifdef DEBUG_UNASSIGNED
1715         printf("Unassigned mem access to " TARGET_FMT_plx " from " TARGET_FMT_lx
1716                "\n", addr, env->pc);
1717 #endif
1718         if (is_exec)
1719             raise_exception(TT_CODE_ACCESS);
1720         else
1721             raise_exception(TT_DATA_ACCESS);
1722     }
1723     env = saved_env;
1724 }
1725 #else
1726 void do_unassigned_access(target_phys_addr_t addr, int is_write, int is_exec,
1727                           int is_asi)
1728 {
1729 #ifdef DEBUG_UNASSIGNED
1730     CPUState *saved_env;
1731
1732     /* XXX: hack to restore env in all cases, even if not called from
1733        generated code */
1734     saved_env = env;
1735     env = cpu_single_env;
1736     printf("Unassigned mem access to " TARGET_FMT_plx " from " TARGET_FMT_lx "\n",
1737            addr, env->pc);
1738     env = saved_env;
1739 #endif
1740     if (is_exec)
1741         raise_exception(TT_CODE_ACCESS);
1742     else
1743         raise_exception(TT_DATA_ACCESS);
1744 }
1745 #endif
1746
1747 #ifdef TARGET_SPARC64
1748 void do_tick_set_count(void *opaque, uint64_t count)
1749 {
1750 #if !defined(CONFIG_USER_ONLY)
1751     ptimer_set_count(opaque, -count);
1752 #endif
1753 }
1754
1755 uint64_t do_tick_get_count(void *opaque)
1756 {
1757 #if !defined(CONFIG_USER_ONLY)
1758     return -ptimer_get_count(opaque);
1759 #else
1760     return 0;
1761 #endif
1762 }
1763
1764 void do_tick_set_limit(void *opaque, uint64_t limit)
1765 {
1766 #if !defined(CONFIG_USER_ONLY)
1767     ptimer_set_limit(opaque, -limit, 0);
1768 #endif
1769 }
1770 #endif