git.maemo.org Git - qemu/blob - target-sparc/cpu.h

   1 #ifndef CPU_SPARC_H
   2 #define CPU_SPARC_H
   3
   4 #include "config.h"
   5
   6 #if !defined(TARGET_SPARC64)
   7 #define TARGET_LONG_BITS 32
   8 #define TARGET_FPREGS 32
   9 #define TARGET_FPREG_T float
  10 #else
  11 #define TARGET_LONG_BITS 64
  12 #define TARGET_FPREGS 64
  13 #define TARGET_FPREG_T double
  14 #endif
  15
  16 #include "cpu-defs.h"
  17
  18 #include "softfloat.h"
  19
  20 /*#define EXCP_INTERRUPT 0x100*/
  21
  22 /* trap definitions */
  23 #define TT_TFAULT   0x01
  24 #define TT_ILL_INSN 0x02
  25 #define TT_PRIV_INSN 0x03
  26 #define TT_NFPU_INSN 0x04
  27 #define TT_WIN_OVF  0x05
  28 #define TT_WIN_UNF  0x06
  29 #define TT_FP_EXCP  0x08
  30 #define TT_DFAULT   0x09
  31 #define TT_EXTINT   0x10
  32 #define TT_DIV_ZERO 0x2a
  33 #define TT_TRAP     0x80
  34
  35 #define PSR_NEG   (1<<23)
  36 #define PSR_ZERO  (1<<22)
  37 #define PSR_OVF   (1<<21)
  38 #define PSR_CARRY (1<<20)
  39 #define PSR_ICC   (PSR_NEG|PSR_ZERO|PSR_OVF|PSR_CARRY)
  40 #define PSR_EF    (1<<12)
  41 #define PSR_PIL   0xf00
  42 #define PSR_S     (1<<7)
  43 #define PSR_PS    (1<<6)
  44 #define PSR_ET    (1<<5)
  45 #define PSR_CWP   0x1f
  46
  47 /* Trap base register */
  48 #define TBR_BASE_MASK 0xfffff000
  49
  50 /* Fcc */
  51 #define FSR_RD1        (1<<31)
  52 #define FSR_RD0        (1<<30)
  53 #define FSR_RD_MASK    (FSR_RD1 | FSR_RD0)
  54 #define FSR_RD_NEAREST 0
  55 #define FSR_RD_ZERO    FSR_RD0
  56 #define FSR_RD_POS     FSR_RD1
  57 #define FSR_RD_NEG     (FSR_RD1 | FSR_RD0)
  58
  59 #define FSR_NVM   (1<<27)
  60 #define FSR_OFM   (1<<26)
  61 #define FSR_UFM   (1<<25)
  62 #define FSR_DZM   (1<<24)
  63 #define FSR_NXM   (1<<23)
  64 #define FSR_TEM_MASK (FSR_NVM | FSR_OFM | FSR_UFM | FSR_DZM | FSR_NXM)
  65
  66 #define FSR_NVA   (1<<9)
  67 #define FSR_OFA   (1<<8)
  68 #define FSR_UFA   (1<<7)
  69 #define FSR_DZA   (1<<6)
  70 #define FSR_NXA   (1<<5)
  71 #define FSR_AEXC_MASK (FSR_NVA | FSR_OFA | FSR_UFA | FSR_DZA | FSR_NXA)
  72
  73 #define FSR_NVC   (1<<4)
  74 #define FSR_OFC   (1<<3)
  75 #define FSR_UFC   (1<<2)
  76 #define FSR_DZC   (1<<1)
  77 #define FSR_NXC   (1<<0)
  78 #define FSR_CEXC_MASK (FSR_NVC | FSR_OFC | FSR_UFC | FSR_DZC | FSR_NXC)
  79
  80 #define FSR_FTT2   (1<<16)
  81 #define FSR_FTT1   (1<<15)
  82 #define FSR_FTT0   (1<<14)
  83 #define FSR_FTT_MASK (FSR_FTT2 | FSR_FTT1 | FSR_FTT0)
  84 #define FSR_FTT_IEEE_EXCP (1 << 14)
  85 #define FSR_FTT_UNIMPFPOP (3 << 14)
  86 #define FSR_FTT_INVAL_FPR (6 << 14)
  87
  88 #define FSR_FCC1  (1<<11)
  89 #define FSR_FCC0  (1<<10)
  90
  91 /* MMU */
  92 #define MMU_E     (1<<0)
  93 #define MMU_NF    (1<<1)
  94
  95 #define PTE_ENTRYTYPE_MASK 3
  96 #define PTE_ACCESS_MASK    0x1c
  97 #define PTE_ACCESS_SHIFT   2
  98 #define PTE_PPN_SHIFT      7
  99 #define PTE_ADDR_MASK      0xffffff00
 100
 101 #define PG_ACCESSED_BIT 5
 102 #define PG_MODIFIED_BIT 6
 103 #define PG_CACHE_BIT    7
 104
 105 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
 106 #define PG_MODIFIED_MASK (1 << PG_MODIFIED_BIT)
 107 #define PG_CACHE_MASK    (1 << PG_CACHE_BIT)
 108
 109 /* 2 <= NWINDOWS <= 32. In QEMU it must also be a power of two. */
 110 #define NWINDOWS  8
 111
 112 typedef struct CPUSPARCState {
 113     target_ulong gregs[8]; /* general registers */
 114     target_ulong *regwptr; /* pointer to current register window */
 115     TARGET_FPREG_T    fpr[TARGET_FPREGS];  /* floating point registers */
 116     target_ulong pc;       /* program counter */
 117     target_ulong npc;      /* next program counter */
 118     target_ulong y;        /* multiply/divide register */
 119     uint32_t psr;      /* processor state register */
 120     uint32_t fsr;      /* FPU state register */
 121     uint32_t cwp;      /* index of current register window (extracted
 122                           from PSR) */
 123     uint32_t wim;      /* window invalid mask */
 124     uint32_t tbr;      /* trap base register */
 125     int      psrs;     /* supervisor mode (extracted from PSR) */
 126     int      psrps;    /* previous supervisor mode */
 127     int      psret;    /* enable traps */
 128     int      psrpil;   /* interrupt level */
 129     int      psref;    /* enable fpu */
 130     jmp_buf  jmp_env;
 131     int user_mode_only;
 132     int exception_index;
 133     int interrupt_index;
 134     int interrupt_request;
 135     struct TranslationBlock *current_tb;
 136     void *opaque;
 137     /* NOTE: we allow 8 more registers to handle wrapping */
 138     target_ulong regbase[NWINDOWS * 16 + 8];
 139
 140     /* in order to avoid passing too many arguments to the memory
 141        write helpers, we store some rarely used information in the CPU
 142        context) */
 143     unsigned long mem_write_pc; /* host pc at which the memory was
 144                                    written */
 145     unsigned long mem_write_vaddr; /* target virtual addr at which the
 146                                       memory was written */
 147     /* 0 = kernel, 1 = user (may have 2 = kernel code, 3 = user code ?) */
 148     CPUTLBEntry tlb_read[2][CPU_TLB_SIZE];
 149     CPUTLBEntry tlb_write[2][CPU_TLB_SIZE];
 150     /* MMU regs */
 151     uint32_t mmuregs[16];
 152     /* temporary float registers */
 153     float ft0, ft1, ft2;
 154     double dt0, dt1, dt2;
 155     float_status fp_status;
 156 #if defined(TARGET_SPARC64)
 157     target_ulong t0, t1, t2;
 158 #endif
 159
 160     /* ice debug support */
 161     target_ulong breakpoints[MAX_BREAKPOINTS];
 162     int nb_breakpoints;
 163     int singlestep_enabled; /* XXX: should use CPU single step mode instead */
 164
 165 } CPUSPARCState;
 166
 167 CPUSPARCState *cpu_sparc_init(void);
 168 int cpu_sparc_exec(CPUSPARCState *s);
 169 int cpu_sparc_close(CPUSPARCState *s);
 170 void cpu_get_fp64(uint64_t *pmant, uint16_t *pexp, double f);
 171 double cpu_put_fp64(uint64_t mant, uint16_t exp);
 172
 173 /* Fake impl 0, version 4 */
 174 #define GET_PSR(env) ((0 << 28) | (4 << 24) | (env->psr & PSR_ICC) |    \
 175                       (env->psref? PSR_EF : 0) |                        \
 176                       (env->psrpil << 8) |                              \
 177                       (env->psrs? PSR_S : 0) |                          \
 178                       (env->psrps? PSR_PS : 0) |                        \
 179                       (env->psret? PSR_ET : 0) | env->cwp)
 180
 181 #ifndef NO_CPU_IO_DEFS
 182 void cpu_set_cwp(CPUSPARCState *env1, int new_cwp);
 183 #endif
 184
 185 #define PUT_PSR(env, val) do { int _tmp = val;                          \
 186         env->psr = _tmp & PSR_ICC;                                      \
 187         env->psref = (_tmp & PSR_EF)? 1 : 0;                            \
 188         env->psrpil = (_tmp & PSR_PIL) >> 8;                            \
 189         env->psrs = (_tmp & PSR_S)? 1 : 0;                              \
 190         env->psrps = (_tmp & PSR_PS)? 1 : 0;                            \
 191         env->psret = (_tmp & PSR_ET)? 1 : 0;                            \
 192         cpu_set_cwp(env, _tmp & PSR_CWP & (NWINDOWS - 1));              \
 193     } while (0)
 194
 195 struct siginfo;
 196 int cpu_sparc_signal_handler(int hostsignum, struct siginfo *info, void *puc);
 197
 198 #define TARGET_PAGE_BITS 12 /* 4k */
 199 #include "cpu-all.h"
 200
 201 #endif